JPH05130077A - 集積回路間パリテイチエツクシステム - Google Patents
集積回路間パリテイチエツクシステムInfo
- Publication number
- JPH05130077A JPH05130077A JP3313434A JP31343491A JPH05130077A JP H05130077 A JPH05130077 A JP H05130077A JP 3313434 A JP3313434 A JP 3313434A JP 31343491 A JP31343491 A JP 31343491A JP H05130077 A JPH05130077 A JP H05130077A
- Authority
- JP
- Japan
- Prior art keywords
- lsi
- parity
- inter
- signal output
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 集積回路間の信号線数を削減する。
【構成】 ＬＳＩ１のパリティジェネレート回路１０は
ＬＳＩ２からＬＳＩ１に送出されたＬＳＩ間信号出力10
0 とＬＳＩ１からＬＳＩ２に送出するＬＳＩ間信号出力
101 とによってＬＳＩ間信号出力100 ，101 のパリティ
情報102 を生成する。ＬＳＩ２のパリティチェック回路
２０はＬＳＩ２からＬＳＩ１に送出するＬＳＩ間信号出
力100 と、ＬＳＩ１からＬＳＩ２に送出されたＬＳＩ間
信号出力101 と、パリティジェネレート回路１０から送
出されるパリティ情報102 とによってＬＳＩ間信号出力
100 ，101 のパリティチェックを行い、パリティエラー
信号103 を出力する。
ＬＳＩ２からＬＳＩ１に送出されたＬＳＩ間信号出力10
0 とＬＳＩ１からＬＳＩ２に送出するＬＳＩ間信号出力
101 とによってＬＳＩ間信号出力100 ，101 のパリティ
情報102 を生成する。ＬＳＩ２のパリティチェック回路
２０はＬＳＩ２からＬＳＩ１に送出するＬＳＩ間信号出
力100 と、ＬＳＩ１からＬＳＩ２に送出されたＬＳＩ間
信号出力101 と、パリティジェネレート回路１０から送
出されるパリティ情報102 とによってＬＳＩ間信号出力
100 ，101 のパリティチェックを行い、パリティエラー
信号103 を出力する。
Description
【０００１】
【技術分野】本発明は集積回路間パリティチェックシス
テムに関し、特にＬＳＩ（大規模集積回路）間で授受さ
れる信号のパリティチェック方式に関する。
テムに関し、特にＬＳＩ（大規模集積回路）間で授受さ
れる信号のパリティチェック方式に関する。
【０００２】
【従来技術】従来、この種のパリティチェック方式にお
いては、一方のＬＳＩから他方のＬＳＩに出力するＬＳ
Ｉ間信号と、他方のＬＳＩから一方のＬＳＩに入力する
ＬＳＩ間信号とに夫々パリティが付与されており、一方
のＬＳＩおよび他方のＬＳＩで夫々ＬＳＩ間信号のパリ
ティチェックが行われている。
いては、一方のＬＳＩから他方のＬＳＩに出力するＬＳ
Ｉ間信号と、他方のＬＳＩから一方のＬＳＩに入力する
ＬＳＩ間信号とに夫々パリティが付与されており、一方
のＬＳＩおよび他方のＬＳＩで夫々ＬＳＩ間信号のパリ
ティチェックが行われている。
【０００３】このような従来のＬＳＩ間信号のパリティ
チェック方式では、一方のＬＳＩから他方のＬＳＩに出
力するＬＳＩ間信号と、他方のＬＳＩから一方のＬＳＩ
に入力するＬＳＩ間信号とに夫々パリティが付与されて
いるので、パリティの分だけＬＳＩ間の信号線数が多く
なるという欠点がある。
チェック方式では、一方のＬＳＩから他方のＬＳＩに出
力するＬＳＩ間信号と、他方のＬＳＩから一方のＬＳＩ
に入力するＬＳＩ間信号とに夫々パリティが付与されて
いるので、パリティの分だけＬＳＩ間の信号線数が多く
なるという欠点がある。
【０００４】
【発明の目的】本発明は上記のような従来のものの欠点
を除去すべくなされたもので、集積回路間の信号線数を
削減することができる集積回路間パリティチェックシス
テムの提供を目的とする。
を除去すべくなされたもので、集積回路間の信号線数を
削減することができる集積回路間パリティチェックシス
テムの提供を目的とする。
【０００５】
【発明の構成】本発明による集積回路間パリティチェッ
クシステムは、第１の集積回路に設けられ、前記第１の
集積回路から第２の集積回路に出力する第１の信号と前
記第２の集積回路から前記第１の集積回路に入力される
第２の信号とから前記第１および第２の信号のパリティ
情報を生成する生成手段と、前記第２の集積回路に設け
られ、前記生成手段で生成された前記パリティ情報と前
記第１および第２の信号とから前記第１および第２の信
号のパリティチェックを行う手段とを有することを特徴
とする。
クシステムは、第１の集積回路に設けられ、前記第１の
集積回路から第２の集積回路に出力する第１の信号と前
記第２の集積回路から前記第１の集積回路に入力される
第２の信号とから前記第１および第２の信号のパリティ
情報を生成する生成手段と、前記第２の集積回路に設け
られ、前記生成手段で生成された前記パリティ情報と前
記第１および第２の信号とから前記第１および第２の信
号のパリティチェックを行う手段とを有することを特徴
とする。
【０００６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【０００７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、ＬＳＩ１のパリティジェネ
レート回路１０はＬＳＩ２からＬＳＩ１に送出されたＬ
ＳＩ間信号出力100 とＬＳＩ１からＬＳＩ２に送出する
ＬＳＩ間信号出力101 とによってＬＳＩ間信号出力100
，101 のパリティ情報102 を生成する。
ック図である。図において、ＬＳＩ１のパリティジェネ
レート回路１０はＬＳＩ２からＬＳＩ１に送出されたＬ
ＳＩ間信号出力100 とＬＳＩ１からＬＳＩ２に送出する
ＬＳＩ間信号出力101 とによってＬＳＩ間信号出力100
，101 のパリティ情報102 を生成する。
【０００８】すなわち、パリティジェネレート回路１０
はＬＳＩ間信号出力100 が“１”で、ＬＳＩ間信号出力
101 が“１”のときにパリティ情報102 として“１”を
生成し、ＬＳＩ間信号出力100 が“０”で、ＬＳＩ間信
号出力101 が“１”のときにパリティ情報102 として
“０”を生成する。
はＬＳＩ間信号出力100 が“１”で、ＬＳＩ間信号出力
101 が“１”のときにパリティ情報102 として“１”を
生成し、ＬＳＩ間信号出力100 が“０”で、ＬＳＩ間信
号出力101 が“１”のときにパリティ情報102 として
“０”を生成する。
【０００９】また、パリティジェネレート回路１０はＬ
ＳＩ間信号出力100が“１”で、ＬＳＩ間信号出力101
が“０”のときにパリティ情報102 として“０”を生成
し、ＬＳＩ間信号出力100 が“０”で、ＬＳＩ間信号出
力101 が“０”のときにパリティ情報102 として“１”
を生成する。
ＳＩ間信号出力100が“１”で、ＬＳＩ間信号出力101
が“０”のときにパリティ情報102 として“０”を生成
し、ＬＳＩ間信号出力100 が“０”で、ＬＳＩ間信号出
力101 が“０”のときにパリティ情報102 として“１”
を生成する。
【００１０】ＬＳＩ２のパリティチェック回路２０はＬ
ＳＩ２からＬＳＩ１に送出するＬＳＩ間信号出力100
と、ＬＳＩ１からＬＳＩ２に送出されたＬＳＩ間信号出
力101と、パリティジェネレート回路１０から送出され
るパリティ情報102 とによってＬＳＩ間信号出力100 ，
101 のパリティチェックを行い、パリティエラー信号10
3 を出力する。
ＳＩ２からＬＳＩ１に送出するＬＳＩ間信号出力100
と、ＬＳＩ１からＬＳＩ２に送出されたＬＳＩ間信号出
力101と、パリティジェネレート回路１０から送出され
るパリティ情報102 とによってＬＳＩ間信号出力100 ，
101 のパリティチェックを行い、パリティエラー信号10
3 を出力する。
【００１１】すなわち、パリティチェック回路２０はＬ
ＳＩ間信号出力100とＬＳＩ間信号出力101 とによって
パリティ情報を生成し、このパリティ情報とパリティジ
ェネレート回路１０からのパリティ情報102 とを比較し
てＬＳＩ間信号出力100 ，101 のパリティチェックを行
い、それらの不一致を検出したときにパリティエラー信
号103 を出力する。
ＳＩ間信号出力100とＬＳＩ間信号出力101 とによって
パリティ情報を生成し、このパリティ情報とパリティジ
ェネレート回路１０からのパリティ情報102 とを比較し
てＬＳＩ間信号出力100 ，101 のパリティチェックを行
い、それらの不一致を検出したときにパリティエラー信
号103 を出力する。
【００１２】よって、ＬＳＩ間信号出力100 が“１”
で、ＬＳＩ間信号出力101 が“１”で、パリティ情報10
2 が“１”であれば、パリティチェック回路２０からパ
リティエラー信号103 として“０”が出力され、ＬＳＩ
間信号出力100 が“０”で、ＬＳＩ間信号出力101が
“１”で、パリティ情報102 が“０”であれば、パリテ
ィチェック回路２０からパリティエラー信号103 として
“０”が出力される。
で、ＬＳＩ間信号出力101 が“１”で、パリティ情報10
2 が“１”であれば、パリティチェック回路２０からパ
リティエラー信号103 として“０”が出力され、ＬＳＩ
間信号出力100 が“０”で、ＬＳＩ間信号出力101が
“１”で、パリティ情報102 が“０”であれば、パリテ
ィチェック回路２０からパリティエラー信号103 として
“０”が出力される。
【００１３】また、ＬＳＩ間信号出力100 が“１”で、
ＬＳＩ間信号出力101 が“０”で、パリティ情報102 が
“０”であれば、パリティチェック回路２０からパリテ
ィエラー信号103 として“０”が出力され、ＬＳＩ間信
号出力100 が“０”で、ＬＳＩ間信号出力101 が“０”
で、パリティ情報102 が“１”であれば、パリティチェ
ック回路２０からパリティエラー信号103 として“０”
が出力される。
ＬＳＩ間信号出力101 が“０”で、パリティ情報102 が
“０”であれば、パリティチェック回路２０からパリテ
ィエラー信号103 として“０”が出力され、ＬＳＩ間信
号出力100 が“０”で、ＬＳＩ間信号出力101 が“０”
で、パリティ情報102 が“１”であれば、パリティチェ
ック回路２０からパリティエラー信号103 として“０”
が出力される。
【００１４】ＬＳＩ間信号出力100 とＬＳＩ間信号出力
101 とパリティ情報102 とが上記以外の組合せであれ
ば、パリティチェック回路２０からパリティエラー信号
103 として“１”が出力され、パリティエラーが検出さ
れる。
101 とパリティ情報102 とが上記以外の組合せであれ
ば、パリティチェック回路２０からパリティエラー信号
103 として“１”が出力され、パリティエラーが検出さ
れる。
【００１５】ここで、ＬＳＩ間信号出力100 が“１”
で、ＬＳＩ間信号出力101 が“０”のとき、パリティジ
ェネレート回路１０がパリティ情報102 として“０”を
生成すべきところを、ＬＳＩ１，２間で伝送誤りが発生
してＬＳＩ間信号出力100 として“０”が入力されたた
めにパリティ情報102 として“１”が生成された場合に
ついて以下説明する。
で、ＬＳＩ間信号出力101 が“０”のとき、パリティジ
ェネレート回路１０がパリティ情報102 として“０”を
生成すべきところを、ＬＳＩ１，２間で伝送誤りが発生
してＬＳＩ間信号出力100 として“０”が入力されたた
めにパリティ情報102 として“１”が生成された場合に
ついて以下説明する。
【００１６】この場合、ＬＳＩ２のパリティチェック回
路２０にはＬＳＩ間信号出力100 として“１”が、ＬＳ
Ｉ間信号出力101 として“０”が入力されるので、パリ
ティ情報として“０”が生成される。これに対して、パ
リティジェネレート回路１０からパリティチェック回路
２０にパリティ情報102 として“１”が入力されるの
で、パリティチェック回路２０はパリティ情報の不一致
を検出してパリティエラー信号103 として“１”を出力
する。よって、ＬＳＩ１，２間での伝送誤りを検出する
ことができる。
路２０にはＬＳＩ間信号出力100 として“１”が、ＬＳ
Ｉ間信号出力101 として“０”が入力されるので、パリ
ティ情報として“０”が生成される。これに対して、パ
リティジェネレート回路１０からパリティチェック回路
２０にパリティ情報102 として“１”が入力されるの
で、パリティチェック回路２０はパリティ情報の不一致
を検出してパリティエラー信号103 として“１”を出力
する。よって、ＬＳＩ１，２間での伝送誤りを検出する
ことができる。
【００１７】このように、ＬＳＩ２からＬＳＩ１に送出
されたＬＳＩ間信号出力100 とＬＳＩ１からＬＳＩ２に
送出するＬＳＩ間信号出力101 とによってパリティジェ
ネレート回路１０でＬＳＩ間信号出力100 ，101 のパリ
ティ情報102 を生成し、パリティジェネレート回路１０
で生成されたパリティ情報102 と上記のＬＳＩ間信号出
力100 ，101 とによってＬＳＩ間信号出力100 ，101 の
パリティチェックをパリティチェック回路２０で行うよ
うにすることによって、ＬＳＩ２からＬＳＩ１に送出さ
れるＬＳＩ間信号出力100 にパリティを付与しなくとも
ＬＳＩ１，２間の伝送誤りを検出することができる。よ
って、ＬＳＩ２からＬＳＩ１に送出されるＬＳＩ間信号
出力100 に付与するパリティが不要となり、ＬＳＩ１，
２間の信号線数を削減することができる。
されたＬＳＩ間信号出力100 とＬＳＩ１からＬＳＩ２に
送出するＬＳＩ間信号出力101 とによってパリティジェ
ネレート回路１０でＬＳＩ間信号出力100 ，101 のパリ
ティ情報102 を生成し、パリティジェネレート回路１０
で生成されたパリティ情報102 と上記のＬＳＩ間信号出
力100 ，101 とによってＬＳＩ間信号出力100 ，101 の
パリティチェックをパリティチェック回路２０で行うよ
うにすることによって、ＬＳＩ２からＬＳＩ１に送出さ
れるＬＳＩ間信号出力100 にパリティを付与しなくとも
ＬＳＩ１，２間の伝送誤りを検出することができる。よ
って、ＬＳＩ２からＬＳＩ１に送出されるＬＳＩ間信号
出力100 に付与するパリティが不要となり、ＬＳＩ１，
２間の信号線数を削減することができる。
【００１８】
【発明の効果】以上説明したように本発明によれば、第
１の集積回路から第２の集積回路に出力する第１の信号
と第２の集積回路から第１の集積回路に入力される第２
の信号とから第１および第２の信号のパリティ情報を生
成する生成回路を第１の集積回路に設け、生成回路で生
成されたパリティ情報と第１および第２の信号とから第
１および第２の信号のパリティチェックを行う回路を第
２の集積回路に設けることによって、第１および第２の
集積回路間の信号線数を削減することができるできると
いう効果がある。
１の集積回路から第２の集積回路に出力する第１の信号
と第２の集積回路から第１の集積回路に入力される第２
の信号とから第１および第２の信号のパリティ情報を生
成する生成回路を第１の集積回路に設け、生成回路で生
成されたパリティ情報と第１および第２の信号とから第
１および第２の信号のパリティチェックを行う回路を第
２の集積回路に設けることによって、第１および第２の
集積回路間の信号線数を削減することができるできると
いう効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
１，２ ＬＳＩ １０ パリティジェネレート回路 ２０ パリティチェック回路
Claims (1)
- 【請求項１】 第１の集積回路に設けられ、前記第１の
集積回路から第２の集積回路に出力する第１の信号と前
記第２の集積回路から前記第１の集積回路に入力される
第２の信号とから前記第１および第２の信号のパリティ
情報を生成する生成手段と、前記第２の集積回路に設け
られ、前記生成手段で生成された前記パリティ情報と前
記第１および第２の信号とから前記第１および第２の信
号のパリティチェックを行う手段とを有することを特徴
とする集積回路間パリティチェックシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313434A JPH05130077A (ja) | 1991-10-31 | 1991-10-31 | 集積回路間パリテイチエツクシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3313434A JPH05130077A (ja) | 1991-10-31 | 1991-10-31 | 集積回路間パリテイチエツクシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130077A true JPH05130077A (ja) | 1993-05-25 |
Family
ID=18041249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3313434A Pending JPH05130077A (ja) | 1991-10-31 | 1991-10-31 | 集積回路間パリテイチエツクシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05130077A (ja) |
-
1991
- 1991-10-31 JP JP3313434A patent/JPH05130077A/ja active Pending
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