JPH0514142A - 微分回路 - Google Patents
微分回路Info
- Publication number
- JPH0514142A JPH0514142A JP3159322A JP15932291A JPH0514142A JP H0514142 A JPH0514142 A JP H0514142A JP 3159322 A JP3159322 A JP 3159322A JP 15932291 A JP15932291 A JP 15932291A JP H0514142 A JPH0514142 A JP H0514142A
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- JP
- Japan
- Prior art keywords
- flip
- flop
- output
- terminal
- input
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- Pending
Links
- 230000004069 differentiation Effects 0.000 title abstract 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【構成】Ｄフリップフロップ１は入力端子１０に接続さ
れたクロック信号が立ち上がると、一方の出力は「１」
になり、他方のＱ出力２５は「０」になる。これにより
Ｄフリップフロップ２はセットされて一方のＱ出力は
「１」、他方のＱ出力３０は「０」になるが、他方のＱ
出力３０が「０」になると、Ｄフリップフロップ１はリ
セットされて他方のＱ２５は「１」になって、Ｄフリッ
プフロップ２のセットを解除する。その後に入力のクロ
ック信号が立ち下がるとＤフリップフロップ２は反転
し、その他方のＱ出力３０は「１」になる。これによ
り、第２端子２０からは、第１端子１０のディジタル信
号の立ち上がり時刻に発生する細い微分パルスが出力さ
れる。 【効果】２つのＤフリップフロップと１つのインバータ
回路とで構成することにより、動作の不安定性を除去
し、かつディジタルＬＳＩ化にも適する。
れたクロック信号が立ち上がると、一方の出力は「１」
になり、他方のＱ出力２５は「０」になる。これにより
Ｄフリップフロップ２はセットされて一方のＱ出力は
「１」、他方のＱ出力３０は「０」になるが、他方のＱ
出力３０が「０」になると、Ｄフリップフロップ１はリ
セットされて他方のＱ２５は「１」になって、Ｄフリッ
プフロップ２のセットを解除する。その後に入力のクロ
ック信号が立ち下がるとＤフリップフロップ２は反転
し、その他方のＱ出力３０は「１」になる。これによ
り、第２端子２０からは、第１端子１０のディジタル信
号の立ち上がり時刻に発生する細い微分パルスが出力さ
れる。 【効果】２つのＤフリップフロップと１つのインバータ
回路とで構成することにより、動作の不安定性を除去
し、かつディジタルＬＳＩ化にも適する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル入力信号の微
分を行う微分回路に関する。
分を行う微分回路に関する。
【０００２】
【従来の技術】従来の微分回路として図３に示す回路が
広く用いられている。図４は図３に示す回路のタイムチ
ャートである。
広く用いられている。図４は図３に示す回路のタイムチ
ャートである。
【０００３】入力端子１０に入力されたクロック信号は
インバータ回路４で反転された後に遅延回路５を通り、
アンド回路６に信号４０が入力される。アンド回路６に
は入力端子１０のクロック信号も入力されており、その
出力する信号は入力端子１０のクロック信号の立ち上が
り時刻に発生する細いパルスとなり入力端子１０のクロ
ック信号の微分信号として出力端子２０に出力される。
インバータ回路４で反転された後に遅延回路５を通り、
アンド回路６に信号４０が入力される。アンド回路６に
は入力端子１０のクロック信号も入力されており、その
出力する信号は入力端子１０のクロック信号の立ち上が
り時刻に発生する細いパルスとなり入力端子１０のクロ
ック信号の微分信号として出力端子２０に出力される。
【０００４】
【発明が解決しようとする課題】この従来の微分回路
は、ディジタルＬＳＩ化する場合に遅延回路５としては
単なる遅延線や抵抗コンデなどが用いられるが、これら
はアナログ素子であるため、ディジタルＬＳＩに組み込
むことは難しい。又、場合によってゲート回路の多段接
続で遅延回路を構成することもあるが、ディジタルＬＳ
Ｉ化を孝えた場合、ＬＳＩ内部のゲート遅延時間が短
く、ばらつきがあるので、適切な遅延時間を得ることが
困難になることがある。
は、ディジタルＬＳＩ化する場合に遅延回路５としては
単なる遅延線や抵抗コンデなどが用いられるが、これら
はアナログ素子であるため、ディジタルＬＳＩに組み込
むことは難しい。又、場合によってゲート回路の多段接
続で遅延回路を構成することもあるが、ディジタルＬＳ
Ｉ化を孝えた場合、ＬＳＩ内部のゲート遅延時間が短
く、ばらつきがあるので、適切な遅延時間を得ることが
困難になることがある。
【０００５】
【課題を解決するための手段】本発明の微分回路は、入
力信号が入力される第１端子と前記入力信号を微分した
微分信号が出力される第２端子と、Ｔ入力が前記第１端
子に接続された第１のＤフリップフロップと入力が前記
第１端子に接続されたインバータ回路と、Ｔ入力が前記
インバータ回路の出力端子に接続され、前記第１のＤフ
リップフロップの一方の出力でセットまたはリセットさ
れる第２のＤフリップフロップとを備え、前記第１のＤ
フリップフロップのリセットまたはセット端子に前記第
２のＤフリップフロップの一方の出力が接続され、前記
第１のＤフリップフロップの他方の出力が接続され、前
記第１のＤフリップフロップの他方の出力が前記第２端
子に接続される。
力信号が入力される第１端子と前記入力信号を微分した
微分信号が出力される第２端子と、Ｔ入力が前記第１端
子に接続された第１のＤフリップフロップと入力が前記
第１端子に接続されたインバータ回路と、Ｔ入力が前記
インバータ回路の出力端子に接続され、前記第１のＤフ
リップフロップの一方の出力でセットまたはリセットさ
れる第２のＤフリップフロップとを備え、前記第１のＤ
フリップフロップのリセットまたはセット端子に前記第
２のＤフリップフロップの一方の出力が接続され、前記
第１のＤフリップフロップの他方の出力が接続され、前
記第１のＤフリップフロップの他方の出力が前記第２端
子に接続される。
【０００６】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。図１は本発明の一実施例を示すブロック図であり、
図２は本実施例のタイムチャートである。
る。図１は本発明の一実施例を示すブロック図であり、
図２は本実施例のタイムチャートである。
【０００７】本実施例は、入力信号が入力される第１端
子１０と入力信号を微分した微分信号が出力される第２
端子と端子２０と、Ｔ入力が第１端子１０に接続された
第１のＤフリップフロップ１と、入力が第１端子１０に
接続されたインバータ回路３と、Ｔ入力がインバータ回
路３の出力端子に接続され、第１のＤフリフロップの他
方の出力２５でセットまたはリセットされる第２のＤフ
リップフロップ２とを備え、第１のＤフリップフロップ
１のリセットまたはセット端子に第２のＤフリップフロ
ップの他方の出力３０が接続され、第１のＤフリップフ
ロップ１の一方の出力が第２端子２０に接続して構成さ
れる。
子１０と入力信号を微分した微分信号が出力される第２
端子と端子２０と、Ｔ入力が第１端子１０に接続された
第１のＤフリップフロップ１と、入力が第１端子１０に
接続されたインバータ回路３と、Ｔ入力がインバータ回
路３の出力端子に接続され、第１のＤフリフロップの他
方の出力２５でセットまたはリセットされる第２のＤフ
リップフロップ２とを備え、第１のＤフリップフロップ
１のリセットまたはセット端子に第２のＤフリップフロ
ップの他方の出力３０が接続され、第１のＤフリップフ
ロップ１の一方の出力が第２端子２０に接続して構成さ
れる。
【０００８】次に本実施例の動作について説明すると、
入力端子１０に接続されたクロック信号が立ち上がる
と、Ｄフリップフロップ１の一方のＱ出力は「１」にな
り、他方のＱ出力２５は「０」になる。これによりＤフ
リップフロップ２はセットされて一方のＱ出力は
「１」、他方のＱ出力３０は「０」になるが他方のＱ出
力３０が「０」になると、Ｄフリップフロップ１はリセ
ットされて他方のＱ出力２５は「１」になって、Ｄフリ
ップフロップ２のセットを解除する。その後に入力のク
ロック信号が立ち下がるとＤフリップフロップ２は反転
し、その他方Ｑの出力３０は「１」になる。これによ
り、第２端子２０からは、第１端子１０のディジタル信
号の立ち上がり時刻に発生する細い微分パルスが出力さ
れる。
入力端子１０に接続されたクロック信号が立ち上がる
と、Ｄフリップフロップ１の一方のＱ出力は「１」にな
り、他方のＱ出力２５は「０」になる。これによりＤフ
リップフロップ２はセットされて一方のＱ出力は
「１」、他方のＱ出力３０は「０」になるが他方のＱ出
力３０が「０」になると、Ｄフリップフロップ１はリセ
ットされて他方のＱ出力２５は「１」になって、Ｄフリ
ップフロップ２のセットを解除する。その後に入力のク
ロック信号が立ち下がるとＤフリップフロップ２は反転
し、その他方Ｑの出力３０は「１」になる。これによ
り、第２端子２０からは、第１端子１０のディジタル信
号の立ち上がり時刻に発生する細い微分パルスが出力さ
れる。
【０００９】このようにすると、Ｄフリップフロップ１
のＱ出力２０は図２に示すような細いパルスとなるが、
この細いパルスを得る過程は２つのＤフリップフロップ
１，２が順番に動作するようになっているため、不安定
ではない。したがってっ本実施例の微分回路は、ディジ
タルＬＳＩ化に適している。
のＱ出力２０は図２に示すような細いパルスとなるが、
この細いパルスを得る過程は２つのＤフリップフロップ
１，２が順番に動作するようになっているため、不安定
ではない。したがってっ本実施例の微分回路は、ディジ
タルＬＳＩ化に適している。
【００１０】
【発明の効果】以上説明したように本発明は、２つのＤ
フリップフロップと１つのインバータ回路とで構成する
ことにより、動作の不安定性を除去し、かつディジタル
ＬＳＩ化にも適する。
フリップフロップと１つのインバータ回路とで構成する
ことにより、動作の不安定性を除去し、かつディジタル
ＬＳＩ化にも適する。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例の動作を示すタイムチャートである。
【図３】従来の微分回路の一例を示すブロック図であ
る。
る。
【図４】従来例の動作を示すタイムチャートである。
１，２ Ｄフリップフロップ ３，４ インバータ回路 ５ 遅延線 ６ アンド回路 １０ 入力端子 ２０ 出力端子
Claims (1)
- 【特許請求の範囲】 【請求項１】 入力信号が入力される第１端子と前記入
力信号を微分した微分信号が出力される第２端子と、Ｔ
入力が前記第１端子に接続された第１のＤフリップフロ
ップと入力が前記第１端子に接続されたインバータ回路
と、Ｔ入力が前記インバータ回路の出力端子に接続さ
れ、前記第１のＤフリップフロップの一方の出力でセッ
トまたはリセットされる第２のＤフリップフロップとを
備え、前記第１のＤフリップフロップのリセットまたは
セット端子に前記第２のＤフリップフロップの一方の出
力が接続され、前記第１のＤフリップフロップの他方の
出力が接続され、前記第１のＤフリップフロップの他方
の出力が前記第２端子に接続されることを特徴とする微
分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159322A JPH0514142A (ja) | 1991-07-01 | 1991-07-01 | 微分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3159322A JPH0514142A (ja) | 1991-07-01 | 1991-07-01 | 微分回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514142A true JPH0514142A (ja) | 1993-01-22 |
Family
ID=15691276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3159322A Pending JPH0514142A (ja) | 1991-07-01 | 1991-07-01 | 微分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514142A (ja) |
-
1991
- 1991-07-01 JP JP3159322A patent/JPH0514142A/ja active Pending
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