JPH06224943A - バッファ及びそのデータ変換方式 - Google Patents

Abstract

(57)【要約】 【目的】 データ変換を行うレジスタの容量を小さく
し、かつデータ変換の効率を低下させることなく、回路
コストを低減することができるバッファ及びそのデータ
変換方式を提供する。 【構成】 ３個の８０ビットレジスタ４ａ，ｂ，ｃと、
入力された３８４ｋ又は３２ｋの１６０ビットデータを
２つの８０ビットデータに分割して別々のレジスタに出
力する入力制御部２と、レジスタ４から３８４ｋのデー
タ速度で入力したデータを３２ｋのデータ速度で取り出
し、また３２ｋのデータ速度で入力したデータを３８４
ｋのデータ速度で取り出してデータ速度を変換し、１６
０ビットデータに合成して出力する出力制御部５とを有
するバッファ及びそのデータ変換方式としている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパーソナルハンディホン
（ＰＨＰ）の音声データのデータ速度変換の制御を行う
バッファに係り、特に回路コストを低減することのでき
るバッファ及びそのデータ変換方式に関する。

【０００２】

【従来の技術】従来のパーソナルハンディホンの音声デ
ータのデータ速度変換の制御のためのバッファとして
は、図４の構成ブロック図に示すようなものがあった。
従来のバッファは、図４に示すように、データ速度３８
４ｋbit/sec （以下、単に３８４ｋとする）又は３２ｋ
bit/sec （以下、単に３２ｋとする）の１６０ビットデ
ータを単位として入力データが入力され、入力データの
入力制御を行う入力制御部２と、データ速度を変換する
ために使用されるバッファ部３と、出力データの出力制
御を行う出力制御部５とから構成されている。

【０００３】そして、バッファ部３は、２つの１６０ビ
ットシリアルレジスタ（レジスタ）４ｄ及び４ｅから構
成され、３８４ｋの１６０ビット入力データを３２ｋに
変換し、また、３２ｋの１６０ビット入力データを３８
４ｋに変換するものである。入力データは入力制御部２
を介してレジスタ４ｄ又はレジスタ４ｅに送出され、出
力制御部３でレジスタのデータを取り出す際にデータの
速度変換され、出力されるものである。

【０００４】次に、従来のパーソナルハンディホンのバ
ッファにおけるデータ速度の変換の方式について図５を
使って説明する。図５は、バッファ部３におけるデータ
速度の変換方式を示すタイミングチャート図である。従
来のパーソナルハンディホンのバッファでは、図５に示
すように、５ｍsecを１フレームとして１６０ビットの
データの入力又は出力を行うようになっていた。すなわ
ち、１つのレジスタでは１フレーム（５ｍsec ）の間に
データ速度が３８４ｋ又は３２ｋの１６０ビットデータ
の入力又は出力を行うものである。

【０００５】ここで、データ速度が３８４ｋの入力デー
タを３２ｋの出力データに変換する場合の変換動作を図
５を用いて具体的に説明する。レジスタ４ｄでは、ある
１フレーム（フレーム１）において、３８４ｋbit/sec
のデータ１６０ビットが入力制御部２を介してレジスタ
４ｄに４１６μsec の時間で入力される。つまり、３８
４ｋ（１６０ビット／４１６μsec ）の入力データとな
るものである。そして、次の１フレーム（フレーム２）
で、フレーム１で蓄積した１６０ビットのデータを５ｍ
sec の時間で出力し、３２ｋ（１６０ビット／５ｍsec
）の出力データに変換する。このようにレジスタ４ｄ
に入力されるデータの速度と出力されるデータの速度を
変えることにより、１６０ビットのデータを３８４ｋか
ら３２ｋに変換するようになっていた。

【０００６】一方、レジスタ４ｅでは、既に蓄積されて
いる１６０ビットのデータを、フレーム１において５ｍ
sec の時間で出力し、３２ｋ（１６０ビット／５ｍsec
）の出力データとする。そしてフレーム２では新たな
１６０ビットデータを４１６μsec の時間で入力し、３
８４ｋ（１６０ビット／４１６μsec ）の入力データを
蓄積する。フレーム２で蓄積した３８４ｋのデータはそ
の次の１フレームで５ｍsec の時間で出力し、３２ｋの
出力データに変換するようになっている。

【０００７】すなわち、フレーム１では、レジスタ４ｄ
において３８４ｋデータを入力し、レジスタ４ｅにおい
て３２ｋデータを出力する動作（動作Ｘ）が行われ、フ
レーム２では、レジスタ４ｄにおいて３２ｋデータを出
力し、レジスタ４ｅにおいて３８４ｋデータを入力する
動作（動作Ｙ）が行われる。

【０００８】そして、動作Ｘと動作Ｙを交互に繰り返す
ことにより、バッファ部３全体では１フレーム毎に１６
０ビットのデータのデータ速度を３８４ｋから３２ｋに
変換して出力するようになっていた。

【０００９】また、同様に１６０ビットシリアルレジス
タを２個使って１６０ビットの３２ｋデータを３８４ｋ
データに変換することもできる。この場合のタイミング
チャートを図６に示す。図６に示すように、フレーム１
ではレジスタ４ｄに１６０ビットのデータを５ｍsec の
時間で入力して３２ｋ入力データとし、レジスタ４ｅか
ら１６０ビットのデータを４１６μsec の時間で出力し
て３８４ｋデータとする（動作Ｘ′）。

【００１０】そして、フレーム２ではレジスタ４ｄから
４１６μsec の時間で出力して３８４ｋデータとし、レ
ジスタ４ｅに５ｍsec の時間で入力して３２ｋ入力デー
タとする（動作Ｙ′）。そして、動作Ｘ′と動作Ｙ′を
交互に繰り返すことにより、バッファ部３全体で１フレ
ーム（５ｍsec ）毎に１６０ビットのデータのデータ速
度を３２ｋから３８４ｋに変換して出力するようになっ
ていた。

【００１１】

【発明が解決しようとする課題】しかしながら、上記従
来のパーソナルハンディホンのバッファでは１６０ビッ
トという大容量のレジスタを２つ用いるようにしている
ため、回路コストが高くなってしまうという問題点があ
った。

【００１２】本発明は上記実情に鑑みて為されたもの
で、データの変換効率を低下させること無くレジスタの
容量を小さくし、回路コストを低減することのできるバ
ッファ及びそのデータ変換方式を提供することを目的と
する。

【００１３】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、バッファにおい
て、３個の８０ビットレジスタと、入力された１６０ビ
ットデータを２つの８０ビットデータに分割して前記レ
ジスタに出力する入力制御部と、前記レジスタに入力さ
れた８０ビットデータを前記レジスタから入力データの
データ速度と異なるデータ速度で取り出し、前記取り出
した８０ビットデータを合成して１６０ビットデータで
出力する出力制御部とを有することを特徴としている。

【００１４】上記従来例の問題点を解決するための請求
項２記載の発明は、請求項１記載のバッファのデータ変
換方式において、入力された１６０ビットデータを入力
制御部において前半８０ビットと後半８０ビットに分割
し、前記前半８０ビットと前記後半８０ビットを異なる
レジスタに出力し、出力制御部において前記レジスタに
格納された８０ビットデータを入力データのデータ速度
とは異なるデータ速度で前記レジスタより取り出し、前
記前半８０ビットと前記後半８０ビットのデータを１６
０ビットデータに合成して出力することを特徴としてい
る。

【００１５】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項２記載のデータ変換方式にお
いて、２．５ｍsec を１フレームとして、１番目のフレ
ームで３個の８０ビットレジスタの内の第１のレジスタ
に第１の１６０ビットデータの前半８０ビットを２０８
μsec で入力し、第２のレジスタに前記第１の１６０ビ
ットデータの後半８０ビットを２０８μsec で入力する
と共に、前記１番目のフレームで第３のレジスタから別
の８０ビットを２．５ｍsec で出力し、２番目のフレー
ムで前記第１のレジスタから前記第１の１６０ビットデ
ータの前半８０ビットを２．５ｍsec で出力し、３番目
のフレームで前記第３のレジスタに第２の１６０ビット
データの前半８０ビットを２０８μsec で入力し、前記
第１のレジスタに前記第２の１６０ビットデータの後半
８０ビットを２０８μsec で入力すると共に、前記３番
目のフレームで前記第２のレジスタから前記第１の１６
０ビットデータの後半８０ビットを２．５ｍsec で出力
し、４番目のフレームで前記第３のレジスタから前記第
２の１６０ビットデータの前半８０ビットを２．５ｍse
c で出力し、５番目のフレームで前記第２のレジスタに
第３の１６０ビットデータの前半８０ビットを２０８μ
sec で入力し、前記第３のレジスタに前記第３の１６０
ビットデータの後半８０ビットを２０８μsec で入力す
ると共に、前記５番目のフレームで前記第１のレジスタ
から前記第２の１６０ビットデータの後半８０ビットを
２．５ｍsec で出力し、６番目のフレームで前記第２の
レジスタから前記第３の１６０ビットデータの前半８０
ビットを２．５ｍsec で出力し、前記１〜６番目のフレ
ームの動作を繰り返して入力データ速度３８４ｋbit/se
c を出力データ速度３２ｋbit/sec に変換することを特
徴としている。

【００１６】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項２記載のデータ変換方式にお
いて、２．５ｍsec を１フレームとして、１番目のフレ
ームで３個の８０ビットレジスタの内の第１のレジスタ
から１６０ビットデータの前半８０ビットを２０８μse
c で出力し、第２のレジスタから前記１６０ビットデー
タの後半８０ビットを２０８μsec で出力すると共に、
前記１番目のフレームで第３のレジスタに第１の１６０
ビットデータの前半８０ビットを２．５ｍsecで入力
し、２番目のフレームで前記第１のレジスタに前記第１
の１６０ビットデータの後半８０ビットを２．５ｍsec
で入力し、３番目のフレームで前記第３のレジスタから
前記第１の１６０ビットデータの前半８０ビットを２０
８μsec で出力し、前記第１のレジスタから前記第１の
１６０ビットデータの後半８０ビットを２０８μsec で
出力すると共に、前記３番目のフレームで前記第２のレ
ジスタに第２の１６０ビットデータの前半８０ビットを
２．５ｍsec で入力し、４番目のフレームで前記第３の
レジスタに前記第２の１６０ビットデータの後半８０ビ
ットを２．５ｍsec で入力し、５番目のフレームで前記
第２のレジスタから前記第２の１６０ビットデータの前
半８０ビットを２０８μsec で出力し、前記第３のレジ
スタから前記第２の１６０ビットデータの後半８０ビッ
トを２０８μsec で出力すると共に、前記５番目のフレ
ームで前記第１のレジスタに第３の１６０ビットデータ
の前半８０ビットを２．５ｍsec で入力し、６番目のフ
レームで前記第２のレジスタに前記第３の１６０ビット
データの後半８０ビットを２．５ｍsec で入力し、前記
１〜６番目のフレームの動作を繰り返して入力データ速
度３２ｋbit/sec を出力データ速度３８４ｋbit/sec に
変換することを特徴としている。

【００１７】

【作用】請求項１記載の発明によれば、３個の８０ビッ
トレジスタで８０ビットデータをそれぞれ格納し、入力
制御部で入力した１６０ビットデータを２つの８０ビッ
トデータに分割して、２個のレジスタに出力し、出力制
御部で入力データのデータ速度とは異なったデータ速度
でレジスタから８０ビットデータを取り出し、該８０ビ
ットデータを１６０ビットデータに合成して出力するバ
ッファとしているので、入力した１６０ビットデータを
８０ビットデータに分割して２個の８０ビットレジスタ
に格納し、入力時のデータ速度とは異なるデータ速度で
各々取り出すことによりデータ速度を変換し、合成して
１６０ビットデータとすれば、小さい容量の８０ビット
レジスタで１６０ビットデータのデータ速度変換を行う
ことができ、回路コストを大幅に低減することができ
る。

【００１８】請求項２記載の発明によれば、入力された
１６０ビットデータを入力制御部において前半８０ビッ
トと後半８０ビットに分割して異なるレジスタに出力
し、出力制御部においてレジスタに格納された８０ビッ
トデータを入力データのデータ速度とは異なるデータ速
度で取り出し、前半８０ビットと後半８０ビットのデー
タを１６０ビットデータに合成して出力する請求項１記
載のバッファのデータ変換方式としているので、小さい
容量の８０ビットレジスタで１６０ビットデータのデー
タ速度変換を行うことができ、回路コストを低減するこ
とができる。

【００１９】請求項３記載の発明によれば、各レジスタ
において、２．５ｍsec を１フレームとして、１番目の
フレームで３８４ｋbit/sec の第１の１６０ビットデー
タを８０ビットデータに分割して第１，２のレジスタに
入力し、第３のレジスタから別の８０ビットデータを３
２ｋbit/sec で出力し、２番目のフレームで第１の１６
０ビットデータの第１のレジスタ分を出力し、３番目の
フレームで第２の１６０ビットデータを８０ビットデー
タに分割して第３，１のレジスタに入力し、第１の１６
０ビットデータの第２のレジスタ分を出力し、４番目の
フレームで第２の１６０ビットデータの第３のレジスタ
分を出力し、５番目のフレームで第３の１６０ビットデ
ータを８０ビットデータに分割して第２，３のレジスタ
に入力し、第２の１６０ビットデータの第１のレジスタ
分を出力し、６番目のフレームで第３の１６０ビットデ
ータの第２のレジスタ分を出力し、１〜６番目のフレー
ムを繰り返す請求項２記載のデータ変換方式としている
ので、２フレーム（５ｍsec ）毎に８０ビットデータを
合成して１６０ビットデータとしてデータ速度３８４ｋ
bit/sec から３２ｋbit/sec に変換することができ、デ
ータの変換効率を低下させること無く、レジスタ容量を
小さくして回路コストを低減することができる。

【００２０】請求項４記載の発明によれば、各レジスタ
において、２．５ｍsec を１フレームとして１番目のフ
レームで８０ビットデータを３８４ｋbit/sec で第１，
２のレジスタから出力し、３２ｋbit/sec で第１の１６
０のビットデータの前半部分を第３のレジスタに入力
し、２番目のフレームで３２ｋbit/sec で第１の１６０
のビットデータの後半部分を第１のレジスタに入力し、
３番目のフレームで第１の１６０のビットデータの第３
のレジスタ分と第１のレジスタ分を出力し、第２の１６
０のビットデータの前半部分を第２のレジスタに入力
し、４番目のフレームで第２の１６０のビットデータの
後半部分を第３のレジスタに入力し、５番目のフレーム
で第２の１６０のビットデータの第２のレジスタ分と第
３のレジスタ分を出力し、第３の１６０のビットデータ
の前半部分を第１のレジスタに入力し、６番目のフレー
ムで第３の１６０のビットデータの後半部分を第２のレ
ジスタに入力し、１〜６番目のフレームを繰り返す請求
項２記載のデータ変換方式としているので、２フレーム
（５ｍsec ）毎に１６０ビットデータを８０ビットデー
タに分割してデータ速度３２ｋbit/sec から３８４ｋbi
t/sec に変換することができ、データの変換効率を低下
させること無く、レジスタ容量を小さくして回路コスト
を低減することができる。

【００２１】

【実施例】本発明の一実施例について図面を参照しなが
ら説明する。図１は、本発明の一実施例に係るバッファ
の構成を示す構成ブロック図である。尚、図４と同様の
構成をとる部分にいては同一の符号を用いて説明する。

【００２２】本実施例のバッファは、データ速度３８４
ｋbit/sec 又は３２ｋbit/sec の１６０ビットデータを
単位として入力データが入力され、入力データの入力制
御を行う入力制御部２と、３個の８０ビットシリアルレ
ジスタ（レジスタ）４ａ，４ｂ，４ｃとを備え、データ
速度の変換を行うために使用されるバッファ部３′と、
出力データの出力制御を行う出力制御部５とから構成さ
れている。

【００２３】そして、図１に示すように、入力制御部２
はバッファ部３′の３個のレジスタ４ａ，４ｂ，４ｃに
接続され、バッファ部３′の各レジスタは出力制御部５
に接続された構成となっている。

【００２４】ここで、本実施例のバッファの各構成部分
について具体的に説明する。入力制御部２は、入力部１
から１６０ビットデータを受け取って、前半８０ビット
と後半８０ビットに分割し、バッファ部３′のレジスタ
４に送出するものである。この時、前半８０ビットと後
半８０ビットはそれぞれ異なるレジスタ４に送出される
ように制御を行うようになっている。

【００２５】バッファ部３′は、３個の８０ビットシリ
アルレジスタ４ａ，４ｂ，４ｃから構成され、３８４ｋ
データから３２ｋデータへの変換又は３２ｋデータから
３８４ｋデータへの変換を行うものである。そのデータ
速度変換の原理は、バッファに入力されたデータに対し
て出力される時間を変えることによりデータ速度を３８
４ｋから３２ｋへ、又は３２ｋから３８４ｋへ変換でき
るものである。

【００２６】特に、本実施例のバッファでは、２．５ｍ
sec を１フレーム単位として８０ビットのデータの入力
又は出力を行うようになっている。すなわち、１つのレ
ジスタ４では１フレーム（２．５ｍsec ）の間に、入力
制御部２において２分割された８０ビットデータを入力
し、後の１フレームでそのデータを入力時と異なる速度
で出力することにより、データ速度を３８４ｋから３２
ｋへ、又は３２ｋから３８４ｋへ変換するものである。
そして、３個の８０ビットレジスタ４ａ，４ｂ，４ｃの
入出力を組み合わせることにより、前半と後半に分割さ
れた１６０ビットデータのデータ速度を変換するように
なっている。

【００２７】また、出力制御部５は、２個の８０ビット
データに分割されたデータをレジスタ４ａ，４ｂ，４ｃ
から変換するデータ速度（３２ｋ又は３８４ｋ）で取り
出して再合成し、再び１６０ビットデータの形にして送
出するものである。つまり、出力制御部５からデータ速
度変換された１６０ビットデータを出力するようになっ
ている。

【００２８】次に、本実施例のバッファにおけるデータ
変換の方式について具体的に図２を使って説明する。図
２は、３８４ｋのデータを３２ｋに変換する場合のタイ
ミングチャート図である。本実施例のバッファにおける
データ変換は、３８４ｋの１６０ビットのデータを、入
力制御部２において前半の８０ビットと後半の８０ビッ
トとに分割して、それぞれ異なるレジスタ４に入力し、
出力制御部５で前半後半の８０ビットを３２ｋのデータ
速度で取り出して合成して１６０ビットのデータとして
出力するものである。

【００２９】まず、１６０ビット３８４ｋのデータのデ
ータ速度を３２ｋに変換する場合のレジスタ４ａ，４
ｂ，４ｃの動作について説明する。フレーム１におい
て、レジスタ４ａに入力制御部２で分割された１６０ビ
ットデータＡの前半の８０ビット（Ａ1 ）が２０８μse
c の時間で入力される。この時のデータ速度は、３８４
ｋ（８０ビット／２０８μsec ）である（１０１）。レ
ジスタ４ａの入力が終わると、レジスタ４ｂに後半の８
０ビット（Ａ2 ）がデータ速度３８４ｋで、すなわち２
０８μsec の時間で入力される（１０２）。動作（１０
１）、（１０２）に並行して、レジスタ４ｃから、既に
蓄積されていた８０ビットデータを２．５ｍsec で取り
出し、３２ｋ（８０ビット／２．５ｍsec ）出力データ
とする（１０３）。

【００３０】次のフレーム２において、レジスタ４ａか
ら動作（１０１）で蓄積したデータＡの前半８０ビット
（Ａ1 ）を２．５ｍsec の時間で出力して３２ｋに変換
する（１０４）。フレーム２においては、レジスタ４ｂ
及び４ｃは入出力を行わない。

【００３１】フレーム３において、レジスタ４ｃに次の
１６０ビットデータＢの前半８０ビット（Ｂ1 ）が３８
４ｋのデータ速度で、すなわち２０８μsec の時間で入
力される（１０５）。レジスタ４ｃの入力後、レジスタ
４ａにデータＢの後半８０ビット（Ｂ2 ）が２０８μse
c の時間で入力される（１０６）。動作（１０５）、
（１０６）に並行してレジスタ４ｂからは動作（１０
２）で蓄積したデータＡの後半８０ビット（Ａ2 ）を
２．５ｍsec の時間で取り出してデータ速度を３２ｋと
する（１０７）。

【００３２】動作（１０４）と動作（１０７）におい
て、出力制御部５によってレジスタ４ａからは８０ビッ
トデータＡ1 が、レジスタ４ｂからは８０ビットデータ
Ａ2 が３２ｋ（８０ビット／５ｍsec ）のデータ速度で
取り出され、出力制御部５においてＡ1 とＡ2 が再合成
されて１６０ビットの３２ｋデータとなり、出力される
ものである。

【００３３】フレーム４においては、レジスタ４ｃに蓄
積されたデータＢの前半８０ビット（Ｂ1 ）を２．５ｍ
sec の時間で取り出して、データ速度を３２ｋとする
（１０８）。このフレームではレジスタ４ａ及び４ｂは
入出力を行わない。

【００３４】次のフレーム５では、レジスタ４ｂにデー
タＣの前半８０ビット（Ｃ1 ）が３８４ｋのデータ速度
で、すなわち２０８μsec の時間で入力される（１０
９）。続いてレジスタ４ｃに後半８０ビット（Ｃ2 ）が
２０８μsec で入力される（１１０）。動作（１０
９）、（１１０）に並行してレジスタ４ａから動作（１
０６）で入力されたデータＢの後半８０ビット（Ｂ2 ）
を２．５ｍsec の時間で取り出して、データ速度を３２
ｋに変換する（１１１）。

【００３５】動作（１０８）と動作（１１１）におい
て、出力制御部５によってレジスタ４ｃからは８０ビッ
トデータＢ1 が、レジスタ４ａからは８０ビットデータ
Ｂ2 が３２ｋ（８０ビット／５ｍsec ）のデータ速度で
取り出され、出力制御部５においてＢ1 とＢ2 が再合成
されて１６０ビットの３２ｋデータとなり、出力される
ものである。

【００３６】そして、フレーム６では、動作（１０９）
で蓄積したデータＣの前半８０ビット（Ｃ1 ）を２．５
ｍsec の時間で取り出して、データ速度を３２ｋとする
（１１２）。このフレームではレジスタ４ａ及び４ｃは
入出力を行わない。

【００３７】そして、フレーム１〜フレーム６の一連の
動作を繰り返すことにより、２フレーム（５ｍsec ）毎
に１つの１６０ビットデータが変換されるものである。
また、前半と後半の８０ビットずつに分割されて変換さ
れたデータは、変換後に出力制御部５において再び１６
０ビットデータに合成されてから出力部６より出力され
るようになっている。このようにして、３８４ｋデータ
から３２ｋデータへの変換が行われるものである。

【００３８】次に、本実施例のバッファにおける３２ｋ
から３８４ｋへの変換方式を図３のタイミングチャート
図を用いて説明する。フレーム１において、レジスタ４
ｃに１６０ビットのデータＤの前半８０ビット（Ｄ1 ）
が２．５ｍsec の時間で入力される。この時のデータ速
度は３２ｋ（８０ビット／２．５ｍsec ）である（２０
１）。これと並行して、レジスタ４ａから、既に蓄積さ
れていた８０ビットデータが２０８μsec で取り出さ
れ、３８４ｋデータ（８０ビット／２０８μsec ）とな
る（２０２）。レジスタ４ａの出力が終わるとレジスタ
４ｂからも同様に、蓄積されていた８０ビットデータを
２０８μsec の時間で取り出し、データ速度が３８４ｋ
となる（２０３）。

【００３９】フレーム２において、レジスタ４ａに３２
ｋの１６０ビットデータＤの後半８０ビット（Ｄ2 ）が
２．５ｍsec の時間で入力される（２０４）。このフレ
ーム２では、レジスタ４ｂ及び４ｃは入出力を行わな
い。

【００４０】フレーム３において、レジスタ４ｃからデ
ータＤの前半８０ビット（Ｄ1 ）が２０８μsec の時間
で取り出され、データ速度が３８４ｋで出力される（２
０５）。続いて、レジスタ４ａからデータＤの後半８０
ビット（Ｄ2 ）が２０８μsec の時間で取り出され、３
８４ｋで出力される（２０６）。データ変換された８０
ビットデータは出力制御部５において合成されて再び１
６０ビットデータとなって出力される。これにより、デ
ータＤの１６０ビットが３２ｋから３８４ｋに変換され
たことになる。

【００４１】また、動作（２０５）、（２０６）に並行
してレジスタ４ｂではデータ速度３２ｋの１６０ビット
のデータＥの前半８０ビット（Ｅ1 ）が、２．５ｍsec
の時間で入力される（２０７）。

【００４２】そして、以下同様にデータＥの後半８０ビ
ット（Ｅ2 ）がレジスタ４ｃに２．５ｍsec で入力され
（２０８）、データＥの前半８０ビット（Ｅ1 ）がレジ
スタ４ｂから２０８μsec で出力され（２０９）、デー
タＥの後半８０ビット（Ｅ2）がレジスタ４ｃから２０
８μsec で出力され（２１０）、データＥの出力と並行
してデータＦの前半８０ビット（Ｆ1 ）がレジスタ４ａ
に２．５ｍsec で入力され（２１１）、その後データＦ
の後半８０ビット（Ｆ2 ）がレジスタ４ｂに２．５ｍse
c で入力され（２１２）、というように動作するもので
ある。

【００４３】そして、動作（２０１）から（２１２）ま
での一連の動作を繰り返すことにより、バッファ部３全
体で２フレーム（５ｍsec ）毎に１６０ビットデータに
ついてデータ速度を３２ｋから３８４ｋに変換するもの
である。

【００４４】すなわち、本実施例のデータ変換方式は、
３つのレジスタ４ａ、４ｂ、４ｃのうちの２つを１組と
して、１６０ビットデータを前半８０ビットと後半８０
ビットに分割して入力し、入力時と異なる速度で取り出
すことによりデータ速度を変換し、前半後半の８０ビッ
トを合成して１６０ビットデータとして出力するもので
ある。

【００４５】ここで、レジスタの組み合わせ方について
簡単に説明すると、入力時には、まずレジスタ４ａに１
６０ビットデータの前半を、４ｂに後半を入力する。次
のデータは、４ｃに前半を、４ａに後半を入力し、更に
次のデータは４ｂに前半を、４ｃに後半を入力するよう
になっている。そして再び４ａと４ｂを組にしてデータ
の入力を行う。すなわち、入力だけについて考えると、
レジスタの組み合わせ方は、（４ａ，４ｂ）→（４ｃ，
４ａ）→（４ｂ，４ｃ）→（４ａ，４ｂ）…のようにレ
ジスタの組み合わせ方を順次ずらして入力するようにな
っている。

【００４６】出力時は、まずレジスタ４ａからあるデー
タの前半８０ビットを、４ｂから後半８０ビットを入力
時と異なる速度で出力する。以下同様に、次のデータは
４ｃから前半を、４ａから後半を出力し、その次は４ｂ
から前半を、４ｃから後半を出力し、そしてまた４ａと
４ｂを組にして出力するようになっている。すなわち、
出力だけをみると、（４ａ，４ｂ）→（４ｃ，４ａ）→
（４ｂ，４ｃ）→（４ａ，４ｂ）…の順で、レジスタの
組み合わせを順次ずらして出力するようになっている。

【００４７】そして、入力動作と出力動作とを組み合わ
せて２フレーム（５ｍsec ）の間に１６０ビットデータ
のデータ速度を３８４ｋから３２ｋへ、又は３８４ｋか
ら３２ｋへ変換するものである。

【００４８】本実施例によれば、入力された１６０ビッ
トデータを入力制御部２において前半８０ビットと後半
８０ビットとに分割し、分割された８０ビットデータを
別々のレジスタ４に送出し、出力制御部５によってレジ
スタ４への入力時とは異なる速度でデータを取り出すこ
とによりデータ速度を３８４ｋから３２ｋへ、又は３２
ｋから３８４ｋへ変換し、出力制御部５において前半８
０ビットと後半８０ビットを合成して１６０ビットデー
タとして出力するようにしているので、変換効率を低下
させること無く、３個の８０ビットレジスタで１６０ビ
ットデータの変換を行うことができ、２個の１６０ビッ
トレジスタを使った従来の回路に比べて回路コストを大
幅に低減することができる効果がある。

【００４９】

【発明の効果】請求項１記載の発明によれば、３個の８
０ビットレジスタで８０ビットデータをそれぞれ格納
し、入力制御部で入力した１６０ビットデータを２つの
８０ビットデータに分割して、２個のレジスタに出力
し、出力制御部で入力データのデータ速度とは異なった
データ速度でレジスタから８０ビットデータを取り出
し、該８０ビットデータを１６０ビットデータに合成し
て出力するバッファとしているので、入力した１６０ビ
ットデータを８０ビットデータに分割して２個の８０ビ
ットレジスタに格納し、入力時のデータ速度とは異なる
データ速度で各々取り出すことによりデータ速度を変換
し、合成して１６０ビットデータとすれば、小さい容量
の８０ビットレジスタで１６０ビットデータのデータ速
度変換を行うことができ、回路コストを大幅に低減する
ことができる効果がある。

【００５０】請求項２記載の発明によれば、入力された
１６０ビットデータを入力制御部において前半８０ビッ
トと後半８０ビットに分割して異なるレジスタに出力
し、出力制御部においてレジスタに格納された８０ビッ
トデータを入力データのデータ速度とは異なるデータ速
度で取り出し、前半８０ビットと後半８０ビットのデー
タを１６０ビットデータに合成して出力する請求項１記
載のバッファのデータ変換方式としているので、小さい
容量の８０ビットレジスタで１６０ビットデータのデー
タ速度変換を行うことができ、回路コストを低減するこ
とができる効果がある。

【００５１】請求項３記載の発明によれば、各レジスタ
において、２．５ｍsec を１フレームとして、１番目の
フレームで３８４ｋbit/sec の第１の１６０ビットデー
タを８０ビットデータに分割して第１，２のレジスタに
入力し、第３のレジスタから別の８０ビットデータを３
２ｋbit/sec で出力し、２番目のフレームで第１の１６
０ビットデータの第１のレジスタ分を出力し、３番目の
フレームで第２の１６０ビットデータを８０ビットデー
タに分割して第３，１のレジスタに入力し、第１の１６
０ビットデータの第２のレジスタ分を出力し、４番目の
フレームで第２の１６０ビットデータの第３のレジスタ
分を出力し、５番目のフレームで第３の１６０ビットデ
ータを８０ビットデータに分割して第２，３のレジスタ
に入力し、第２の１６０ビットデータの第１のレジスタ
分を出力し、６番目のフレームで第３の１６０ビットデ
ータの第２のレジスタ分を出力し、１〜６番目のフレー
ムを繰り返す請求項２記載のデータ変換方式としている
ので、２フレーム（５ｍsec ）毎に８０ビットデータを
合成して１６０ビットデータとしてデータ速度３８４ｋ
bit/sec から３２ｋbit/sec に変換することができ、デ
ータの変換効率を低下させること無く、レジスタ容量を
小さくして回路コストを低減することができる効果があ
る。

【００５２】請求項４記載の発明によれば、各レジスタ
において、２．５ｍsec を１フレームとして１番目のフ
レームで８０ビットデータを３８４ｋbit/sec で第１，
２のレジスタから出力し、３２ｋbit/sec で第１の１６
０のビットデータの前半部分を第３のレジスタに入力
し、２番目のフレームで３２ｋbit/sec で第１の１６０
のビットデータの後半部分を第１のレジスタに入力し、
３番目のフレームで第１の１６０のビットデータの第３
のレジスタ分と第１のレジスタ分を出力し、第２の１６
０のビットデータの前半部分を第２のレジスタに入力
し、４番目のフレームで第２の１６０のビットデータの
後半部分を第３のレジスタに入力し、５番目のフレーム
で第２の１６０のビットデータの第２のレジスタ分と第
３のレジスタ分を出力し、第３の１６０のビットデータ
の前半部分を第１のレジスタに入力し、６番目のフレー
ムで第３の１６０のビットデータの後半部分を第２のレ
ジスタに入力し、１〜６番目のフレームを繰り返す請求
項２記載のデータ変換方式としているので、２フレーム
（５ｍsec ）毎に１６０ビットデータを８０ビットデー
タに分割してデータ速度３２ｋbit/sec から３８４ｋbi
t/sec に変換することができ、データの変換効率を低下
させること無く、レジスタ容量を小さくして回路コスト
を低減することができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係るバッファの構成ブロッ
ク図である。

【図２】本実施例のバッファにおける３８４ｋから３２
ｋへのデータ変換の方式を示すタイミングチャート図で
ある。

【図３】本実施例のバッファにおける３２ｋから３８４
ｋへのデータ変換の方式を示すタイミングチャート図で
ある。

【図４】従来のバッファの構成ブロック図である。

【図５】従来のバッファにおける３８４ｋから３２ｋへ
のデータ変換の方式を示すタイミングチャート図であ
る。

【図６】従来のバッファにおける３２ｋから３８４ｋへ
のデータ変換の方式を示すタイミングチャート図であ
る。

【符号の説明】

２…入力制御部、 ３…バッファ部、 ４…レジスタ、
５…出力制御部

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ３個の８０ビットレジスタと、入力され
   た１６０ビットデータを２つの８０ビットデータに分割
   して前記レジスタに出力する入力制御部と、前記レジス
   タに入力された８０ビットデータを前記レジスタから入
   力データのデータ速度と異なるデータ速度で取り出し、
   前記取り出した８０ビットデータを合成して１６０ビッ
   トデータで出力する出力制御部とを有することを特徴と
   するバッファ。
2. 【請求項２】 入力された１６０ビットデータを入力制
   御部において前半８０ビットと後半８０ビットに分割
   し、前記前半８０ビットと前記後半８０ビットを異なる
   レジスタに出力し、出力制御部において前記レジスタに
   格納された８０ビットデータを入力データのデータ速度
   とは異なるデータ速度で前記レジスタより取り出し、前
   記前半８０ビットと前記後半８０ビットのデータを１６
   ０ビットデータに合成して出力することを特徴とする請
   求項１記載のバッファのデータ変換方式。
3. 【請求項３】 ２．５ｍsec を１フレームとして、１番
   目のフレームで３個の８０ビットレジスタの内の第１の
   レジスタに第１の１６０ビットデータの前半８０ビット
   を２０８μsec で入力し、第２のレジスタに前記第１の
   １６０ビットデータの後半８０ビットを２０８μsec で
   入力すると共に、前記１番目のフレームで第３のレジス
   タから別の８０ビットを２．５ｍsec で出力し、２番目
   のフレームで前記第１のレジスタから前記第１の１６０
   ビットデータの前半８０ビットを２．５ｍsec で出力
   し、３番目のフレームで前記第３のレジスタに第２の１
   ６０ビットデータの前半８０ビットを２０８μsec で入
   力し、前記第１のレジスタに前記第２の１６０ビットデ
   ータの後半８０ビットを２０８μsec で入力すると共
   に、前記３番目のフレームで前記第２のレジスタから前
   記第１の１６０ビットデータの後半８０ビットを２．５
   ｍsec で出力し、４番目のフレームで前記第３のレジス
   タから前記第２の１６０ビットデータの前半８０ビット
   を２．５ｍsecで出力し、５番目のフレームで前記第２
   のレジスタに第３の１６０ビットデータの前半８０ビッ
   トを２０８μsec で入力し、前記第３のレジスタに前記
   第３の１６０ビットデータの後半８０ビットを２０８μ
   sec で入力すると共に、前記５番目のフレームで前記第
   １のレジスタから前記第２の１６０ビットデータの後半
   ８０ビットを２．５ｍsec で出力し、６番目のフレーム
   で前記第２のレジスタから前記第３の１６０ビットデー
   タの前半８０ビットを２．５ｍsec で出力し、前記１〜
   ６番目のフレームの動作を繰り返して入力データ速度３
   ８４ｋbit/sec を出力データ速度３２ｋbit/sec に変換
   することを特徴とする請求項２記載のデータ変換方式。
4. 【請求項４】 ２．５ｍsec を１フレームとして、１番
   目のフレームで３個の８０ビットレジスタの内の第１の
   レジスタから１６０ビットデータの前半８０ビットを２
   ０８μsec で出力し、第２のレジスタから前記１６０ビ
   ットデータの後半８０ビットを２０８μsec で出力する
   と共に、前記１番目のフレームで第３のレジスタに第１
   の１６０ビットデータの前半８０ビットを２．５ｍsec
   で入力し、２番目のフレームで前記第１のレジスタに前
   記第１の１６０ビットデータの後半８０ビットを２．５
   ｍsec で入力し、３番目のフレームで前記第３のレジス
   タから前記第１の１６０ビットデータの前半８０ビット
   を２０８μsec で出力し、前記第１のレジスタから前記
   第１の１６０ビットデータの後半８０ビットを２０８μ
   sec で出力すると共に、前記３番目のフレームで前記第
   ２のレジスタに第２の１６０ビットデータの前半８０ビ
   ットを２．５ｍsec で入力し、４番目のフレームで前記
   第３のレジスタに前記第２の１６０ビットデータの後半
   ８０ビットを２．５ｍsec で入力し、５番目のフレーム
   で前記第２のレジスタから前記第２の１６０ビットデー
   タの前半８０ビットを２０８μsec で出力し、前記第３
   のレジスタから前記第２の１６０ビットデータの後半８
   ０ビットを２０８μsec で出力すると共に、前記５番目
   のフレームで前記第１のレジスタに第３の１６０ビット
   データの前半８０ビットを２．５ｍsec で入力し、６番
   目のフレームで前記第２のレジスタに前記第３の１６０
   ビットデータの後半８０ビットを２．５ｍsecで入力
   し、前記１〜６番目のフレームの動作を繰り返して入力
   データ速度３２ｋbit/sec を出力データ速度３８４ｋbi
   t/sec に変換することを特徴とする請求項２記載のデー
   タ変換方式。