JPH0514329A - バースト信号受信回路 - Google Patents
バースト信号受信回路Info
- Publication number
- JPH0514329A JPH0514329A JP3185225A JP18522591A JPH0514329A JP H0514329 A JPH0514329 A JP H0514329A JP 3185225 A JP3185225 A JP 3185225A JP 18522591 A JP18522591 A JP 18522591A JP H0514329 A JPH0514329 A JP H0514329A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- shift register
- serial
- Prior art date
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 バースト受信信号の受信回路における制御回
路の回路規模の縮小を可能にする。 【構成】 バースト信号を受信クロックに同期して受信
するシリアル・パラレル・シフトレジスタ１と、シリア
ル・パラレル・シフトレジスタからのパラレル信号を記
憶する記憶回路２と、シリアル・パラレル・シフトレジ
スタから記憶回路へ信号を転送するためのタイミング信
号を生成するカウンタ回路３とで構成し、カウンタ回路
はクロック端子に受信クロックＢＣＬＫが入力され、カ
ウント数ロード端子に受信信号に同期したクロックイネ
ーブルＢＥＮが入力され、出力端子からタイミング信号
を出力するように構成する。
路の回路規模の縮小を可能にする。 【構成】 バースト信号を受信クロックに同期して受信
するシリアル・パラレル・シフトレジスタ１と、シリア
ル・パラレル・シフトレジスタからのパラレル信号を記
憶する記憶回路２と、シリアル・パラレル・シフトレジ
スタから記憶回路へ信号を転送するためのタイミング信
号を生成するカウンタ回路３とで構成し、カウンタ回路
はクロック端子に受信クロックＢＣＬＫが入力され、カ
ウント数ロード端子に受信信号に同期したクロックイネ
ーブルＢＥＮが入力され、出力端子からタイミング信号
を出力するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は断続して到来するバース
ト信号を受信する受信回路に関し、特に受信開始を制御
するバースト信号受信回路に関する。
ト信号を受信する受信回路に関し、特に受信開始を制御
するバースト信号受信回路に関する。
【０００２】
【従来の技術】従来のこの種の受信回路は、図３に示す
ように、バースト信号ＢＳＧとバーストクロックＢＣＬ
Ｋを受信するシリアル・パラレル・シフトレジスタ１
と、このシリアル・パラレル・シフトレジスタ１から８
ビット単位で信号を受信する記憶回路２と、シリアル・
パラレル・シフトレジスタ１から記憶回路２に８ビット
信号を転送するための読出し信号及び書込み信号を生成
するカウンタ回路３と、このカウンタ回路３にカウント
数を設定するためのロード信号を生成するロード回路４
で構成されている。
ように、バースト信号ＢＳＧとバーストクロックＢＣＬ
Ｋを受信するシリアル・パラレル・シフトレジスタ１
と、このシリアル・パラレル・シフトレジスタ１から８
ビット単位で信号を受信する記憶回路２と、シリアル・
パラレル・シフトレジスタ１から記憶回路２に８ビット
信号を転送するための読出し信号及び書込み信号を生成
するカウンタ回路３と、このカウンタ回路３にカウント
数を設定するためのロード信号を生成するロード回路４
で構成されている。
【０００３】この構成では、断続的に到来する受信信号
の開始信号をロード回路４が受信し、これに基づいてカ
ウント数を設定するためのロード信号をカウンタ回路３
に出力することによってカウンタ回路３が動作し、この
カウンタ回路３からの出力によってシリアル・パラレル
・シフトレジスタ１が受信信号を受信し、かつ８ビット
信号を記憶回路２に転送させる。尚、カウンタ回路３は
クロックイネーブルＢＥＮによってリセットされる。
の開始信号をロード回路４が受信し、これに基づいてカ
ウント数を設定するためのロード信号をカウンタ回路３
に出力することによってカウンタ回路３が動作し、この
カウンタ回路３からの出力によってシリアル・パラレル
・シフトレジスタ１が受信信号を受信し、かつ８ビット
信号を記憶回路２に転送させる。尚、カウンタ回路３は
クロックイネーブルＢＥＮによってリセットされる。
【０００４】
【発明が解決しようとする課題】このような従来の受信
回路では、受信開始用の開始信号を受信した上でカウン
タ回路３を動作させる必要があるため、カウンタ回路に
おけるカウント数を設定するためのロード信号を生成す
るためのロード回路４が必須のものとされている。この
ため、受信回路における所謂制御回路に、カウンタ回路
３とロード回路４を設ける必要があり、制御回路の回路
規模が大きくなるという問題がある。本発明の目的は受
信回路における制御回路の回路規模の縮小を可能にした
バースト信号受信回路を提供することにある。
回路では、受信開始用の開始信号を受信した上でカウン
タ回路３を動作させる必要があるため、カウンタ回路に
おけるカウント数を設定するためのロード信号を生成す
るためのロード回路４が必須のものとされている。この
ため、受信回路における所謂制御回路に、カウンタ回路
３とロード回路４を設ける必要があり、制御回路の回路
規模が大きくなるという問題がある。本発明の目的は受
信回路における制御回路の回路規模の縮小を可能にした
バースト信号受信回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明のバースト信号受
信回路は、バースト信号を受信クロックに同期して受信
するシリアル・パラレル・シフトレジスタと、シリアル
・パラレル・シフトレジスタからのパラレル信号を記憶
する記憶回路と、シリアル・パラレル・シフトレジスタ
から記憶回路へ信号を転送するためのタイミング信号を
生成するカウンタ回路とで構成し、カウンタ回路はクロ
ック端子に受信クロックが入力され、カウント数ロード
端子に受信信号に同期したクロックイネーブルが入力さ
れ、出力端子からタイミング信号を出力するように構成
する。
信回路は、バースト信号を受信クロックに同期して受信
するシリアル・パラレル・シフトレジスタと、シリアル
・パラレル・シフトレジスタからのパラレル信号を記憶
する記憶回路と、シリアル・パラレル・シフトレジスタ
から記憶回路へ信号を転送するためのタイミング信号を
生成するカウンタ回路とで構成し、カウンタ回路はクロ
ック端子に受信クロックが入力され、カウント数ロード
端子に受信信号に同期したクロックイネーブルが入力さ
れ、出力端子からタイミング信号を出力するように構成
する。
【０００６】
【作用】本発明によれば、カウンタ回路はロード端子に
入力されるクロックイネーブルにより、クロックイネー
ブルの論理に基づいてカウント動作を行うことが可能と
なり、ロード回路を不要とする。
入力されるクロックイネーブルにより、クロックイネー
ブルの論理に基づいてカウント動作を行うことが可能と
なり、ロード回路を不要とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。同図
において、１はシリアルのバースト信号ＢＳＧを受信
し、バーストクロックＢＣＬＫに従って８ビットのパラ
レル信号に変換するシリアル・パラレル・シフトレジス
タ、２はこの８ビットのパラレル信号を記憶する記憶回
路、３は前記シリアル・パラレル・シフトレジスタ１か
ら８ビットのパラレル信号を読み出し、かつこれを記憶
回路２に書き込むためのタイミング信号を出力するカウ
ンタ回路である。
る。図１は本発明の一実施例のブロック図である。同図
において、１はシリアルのバースト信号ＢＳＧを受信
し、バーストクロックＢＣＬＫに従って８ビットのパラ
レル信号に変換するシリアル・パラレル・シフトレジス
タ、２はこの８ビットのパラレル信号を記憶する記憶回
路、３は前記シリアル・パラレル・シフトレジスタ１か
ら８ビットのパラレル信号を読み出し、かつこれを記憶
回路２に書き込むためのタイミング信号を出力するカウ
ンタ回路である。
【０００８】前記カウンタ回路３は、クロック端子Ｃ、
カウント数のロード端子ＬＤ、出力端子ＯＵＴを有して
おり、クロック端子Ｃには前記バーストクロックＢＣＬ
Ｋが入力され、ロード端子ＬＤにはクロックイネーブル
ＢＥＮが入力される。このクロックイネーブルＢＥＮ
は、その論理が“Ｌ”のとき、バースト信号ＢＳＧとバ
ーストクロックＢＣＬＫは無効信号となり、論理が
“Ｈ”のとき有効となる。又、出力端子ＯＵＴからのタ
イミング信号は夫々前記シリアル・パラレル・シフトレ
ジスタ１の読出し端子ＲＤと、記憶回路２の書込み端子
ＷＲに出力される。
カウント数のロード端子ＬＤ、出力端子ＯＵＴを有して
おり、クロック端子Ｃには前記バーストクロックＢＣＬ
Ｋが入力され、ロード端子ＬＤにはクロックイネーブル
ＢＥＮが入力される。このクロックイネーブルＢＥＮ
は、その論理が“Ｌ”のとき、バースト信号ＢＳＧとバ
ーストクロックＢＣＬＫは無効信号となり、論理が
“Ｈ”のとき有効となる。又、出力端子ＯＵＴからのタ
イミング信号は夫々前記シリアル・パラレル・シフトレ
ジスタ１の読出し端子ＲＤと、記憶回路２の書込み端子
ＷＲに出力される。
【０００９】この構成によれば、図２に各信号とカウン
タ回路３の動作のタイムチャートを示すように、カウン
タ回路３ではロード端子ＬＤにクロックイネーブルＢＥ
Ｎが入力されるため、クロックイネーブルＢＥＮの論理
が“Ｌ”のときはバーストクロックＢＣＬＫの立上がり
で常にカウント数設定状態となり、カウンタ回路３はカ
ウント動作を行わない。一方、クロックイネーブルＢＥ
Ｎの論理が“Ｈ”になったとき、カウンタ回路３はカウ
ント動作を行うことになる。
タ回路３の動作のタイムチャートを示すように、カウン
タ回路３ではロード端子ＬＤにクロックイネーブルＢＥ
Ｎが入力されるため、クロックイネーブルＢＥＮの論理
が“Ｌ”のときはバーストクロックＢＣＬＫの立上がり
で常にカウント数設定状態となり、カウンタ回路３はカ
ウント動作を行わない。一方、クロックイネーブルＢＥ
Ｎの論理が“Ｈ”になったとき、カウンタ回路３はカウ
ント動作を行うことになる。
【００１０】
【発明の効果】以上説明したように本発明は、クロック
イネーブルをカウンタ回路のカウント数ロード端子に接
続することにより、クロックイネーブルの論理に応じて
カウント動作が制御されるため、ロード回路を必要とせ
ず、かつ受信信号を受信するタイミングを制御回路で管
理せず受信回路で自動的に行うため、制御回路の規模を
縮小することができる効果がある。
イネーブルをカウンタ回路のカウント数ロード端子に接
続することにより、クロックイネーブルの論理に応じて
カウント動作が制御されるため、ロード回路を必要とせ
ず、かつ受信信号を受信するタイミングを制御回路で管
理せず受信回路で自動的に行うため、制御回路の規模を
縮小することができる効果がある。
【図１】本発明のバースト信号受信回路の一実施例のブ
ロック図である。
ロック図である。
【図２】図１の構成におけるタイミングを示す図であ
る。
る。
【図３】従来のバースト信号受信回路の一例のブロック
図である。
図である。
１ シリアル・パラレル・シフトレジスタ
２ 記憶回路
３ カウンタ回路
４ ロード回路
ＢＳＧ バースト受信信号
ＢＣＬＫ バーストクロック
ＢＥＮ クロックイネーブル
Claims (2)
- 【請求項１】 バースト信号を受信クロックに同期して
受信するシリアル・パラレル・シフトレジスタと、前記
シリアル・パラレル・シフトレジスタからのパラレル信
号を記憶する記憶回路と、前記シリアル・パラレル・シ
フトレジスタから記憶回路へ信号を転送するためのタイ
ミング信号を生成するカウンタ回路とを備え、前記カウ
ンタ回路はクロック端子に前記受信クロックが入力さ
れ、カウント数ロード端子に前記受信信号に同期したク
ロックイネーブルが入力され、出力端子から前記タイミ
ング信号を出力するように構成したことを特徴とするバ
ースト信号受信回路。 - 【請求項２】 シリアル・パラレル・シフトレジスタは
シリアル信号を８ビットパラレル信号に変換し、カウン
タ回路からのタイミング信号によりこの８ビットパラレ
ル信号を記憶回路に出力し、記憶回路はカウンタ信号か
らのタイミング信号により前記８ビットパラレル信号を
記憶するように構成してなる請求項１のバースト信号受
信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185225A JPH0514329A (ja) | 1991-06-29 | 1991-06-29 | バースト信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3185225A JPH0514329A (ja) | 1991-06-29 | 1991-06-29 | バースト信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514329A true JPH0514329A (ja) | 1993-01-22 |
Family
ID=16167068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3185225A Pending JPH0514329A (ja) | 1991-06-29 | 1991-06-29 | バースト信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514329A (ja) |
-
1991
- 1991-06-29 JP JP3185225A patent/JPH0514329A/ja active Pending
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