JPH05143397A - 状態履歴装置 - Google Patents
状態履歴装置Info
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- JPH05143397A JPH05143397A JP3332738A JP33273891A JPH05143397A JP H05143397 A JPH05143397 A JP H05143397A JP 3332738 A JP3332738 A JP 3332738A JP 33273891 A JP33273891 A JP 33273891A JP H05143397 A JPH05143397 A JP H05143397A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
- G06F11/3466—Performance evaluation by tracing or monitoring
- G06F11/348—Circuit details, i.e. tracer hardware
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
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Abstract
(57)【要約】
【目的】 停止条件成立時点から得られるトレースデー
タの履歴を、数十から数百μｓ以前のトレースデータを
採取するトレーサメモリを提供する。 【構成】 トレーサメモリは記憶装置から受信した最初
のリクエスト信号から、エラーが発生するまでをカウン
トするカウンタと、条件によってセットしたりホールド
したりするＡレジスタと、任意に設定できるＸレジスタ
と、該ＡレジスタとＸレジスタの出力値を入力し減算す
る減算回路と、該回路の出力値とカウンタの出力値を比
較する比較回路と、該比較回路の出力をトレーサメモリ
の停止条件回路に入力する手段とを備えている。
タの履歴を、数十から数百μｓ以前のトレースデータを
採取するトレーサメモリを提供する。 【構成】 トレーサメモリは記憶装置から受信した最初
のリクエスト信号から、エラーが発生するまでをカウン
トするカウンタと、条件によってセットしたりホールド
したりするＡレジスタと、任意に設定できるＸレジスタ
と、該ＡレジスタとＸレジスタの出力値を入力し減算す
る減算回路と、該回路の出力値とカウンタの出力値を比
較する比較回路と、該比較回路の出力をトレーサメモリ
の停止条件回路に入力する手段とを備えている。
Description
【０００１】
【産業上の利用分野】本発明は状態履歴記憶装置（以下
トレーサメモリという）に関し、特にトレーサメモリの
停止条件が成立する以前のトレースデータの採取方式に
関する。
トレーサメモリという）に関し、特にトレーサメモリの
停止条件が成立する以前のトレースデータの採取方式に
関する。
【０００２】
【従来の技術】従来のトレーサメモリを図３を参照して
説明する。トレーサメモリがラン状態の場合、演算回路
３３とレジスタ３４で構成されるアドレスカウンタによ
って、ＲＡＭ３１のアドレス４３がカウントアップされ
る。一方書込データ４０がレジスタ３０を介してＲＡＭ
３１へ入力される。またライトパルス４８は停止条件が
成立していないため、ＲＡＭ３１へ入力される。したが
ってＲＡＭ３１へデータ４０がクロック毎に書込まれ
る。
説明する。トレーサメモリがラン状態の場合、演算回路
３３とレジスタ３４で構成されるアドレスカウンタによ
って、ＲＡＭ３１のアドレス４３がカウントアップされ
る。一方書込データ４０がレジスタ３０を介してＲＡＭ
３１へ入力される。またライトパルス４８は停止条件が
成立していないため、ＲＡＭ３１へ入力される。したが
ってＲＡＭ３１へデータ４０がクロック毎に書込まれ
る。
【０００３】次にエラー等の発生により、停止信号５１
が停止条件回路３５に入力されると、停止条件が成立
し、アドレスのカウントアップが抑止されるとともに、
ＲＡＭ３１へのライトパルス４７が抑止される。この停
止状態で、アドレス４２を演算回路３３に入力すること
により、ＲＡＭ３１からレジスタ３２を介してデータ５
０が読出される。アドレス４２を０からカウントアップ
していくと、停止条件成立時点から逆上って前のデータ
が順次読出される。
が停止条件回路３５に入力されると、停止条件が成立
し、アドレスのカウントアップが抑止されるとともに、
ＲＡＭ３１へのライトパルス４７が抑止される。この停
止状態で、アドレス４２を演算回路３３に入力すること
により、ＲＡＭ３１からレジスタ３２を介してデータ５
０が読出される。アドレス４２を０からカウントアップ
していくと、停止条件成立時点から逆上って前のデータ
が順次読出される。
【０００４】
【発明が解決しようとする課題】この従来のトレーサメ
モリでは、停止条件成立時点から得られるトレースデー
タの履歴は、ＲＡＭの記憶容量が限られるため、数μｓ
前迄が限度であった。停止条件成立時点より数十から数
百μｓ以前のトレースデータを採取できないという問題
点があった。
モリでは、停止条件成立時点から得られるトレースデー
タの履歴は、ＲＡＭの記憶容量が限られるため、数μｓ
前迄が限度であった。停止条件成立時点より数十から数
百μｓ以前のトレースデータを採取できないという問題
点があった。
【０００５】本発明の目的はＲＡＭの記憶容量を増加さ
せることなく停止条件成立時点から得られるトレースデ
ータの履歴を数十から数百μｓ以前のトレースデータを
採取することができるトレーサメモリを提供することに
ある。
せることなく停止条件成立時点から得られるトレースデ
ータの履歴を数十から数百μｓ以前のトレースデータを
採取することができるトレーサメモリを提供することに
ある。
【０００６】
【課題を解決するための手段】本発明のトレーサメモリ
は、記憶装置から受信した最初のリクエスト信号をホー
ルドするレジスタと、該レジスタの出力信号を入力し、
記憶装置内にエラーがなければ、クロック毎にカウント
アップし、エラーがあればカウントアップを抑止するカ
ウンタと、該カウンタの出力値を、最初はクロック毎に
セットし、記憶装置内でエラーが発生した後は、条件に
よってセットしたり、ホールドしたりするＡレジスタ
と、一方シフトイン動作等によって値を任意に設定でき
るＸレジスタと、前記ＡレジスタとＸレジスタの出力値
を入力し減算するＡ減算回路と、該回路の出力値と、前
述のカウンタの出力値とを比較する比較回路と、該比較
回路の出力をトレーサメモリの停止条件回路に入力する
手段とを備えている。
は、記憶装置から受信した最初のリクエスト信号をホー
ルドするレジスタと、該レジスタの出力信号を入力し、
記憶装置内にエラーがなければ、クロック毎にカウント
アップし、エラーがあればカウントアップを抑止するカ
ウンタと、該カウンタの出力値を、最初はクロック毎に
セットし、記憶装置内でエラーが発生した後は、条件に
よってセットしたり、ホールドしたりするＡレジスタ
と、一方シフトイン動作等によって値を任意に設定でき
るＸレジスタと、前記ＡレジスタとＸレジスタの出力値
を入力し減算するＡ減算回路と、該回路の出力値と、前
述のカウンタの出力値とを比較する比較回路と、該比較
回路の出力をトレーサメモリの停止条件回路に入力する
手段とを備えている。
【０００７】更に本発明のトレーサメモリにおいては、
Ａレジスタとカウンタの出力値を入力し減算するＥ減算
回路と、該回路の出力信号をセットするＥレジスタを設
け、またＥレジスタの出力値がプラスか０かマイナスか
を判定する判定回路を設けることができる。
Ａレジスタとカウンタの出力値を入力し減算するＥ減算
回路と、該回路の出力信号をセットするＥレジスタを設
け、またＥレジスタの出力値がプラスか０かマイナスか
を判定する判定回路を設けることができる。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図であり、図２
は本発明の他の実施例のブロック図の一部である。
る。図１は本発明の一実施例のブロック図であり、図２
は本発明の他の実施例のブロック図の一部である。
【０００９】記憶装置内のエラーが発生して停止条件が
成立した時より、数十から数百μｓ以前のトレースデー
タを採取する方法は次の通りである。記憶装置が動作を
開始する最初のリクエストを受信してから、エラーが発
生し、停止条件が成立する迄の時間をＡレジスタにセッ
トしておく。次に停止条件成立時より、以前に必要なト
レースデータ迄の時間をＸレジスタにセットする。そし
て再度、記憶装置を最初から動作を開始させると、停止
条件成立時より数十から数百μｓ以前のトレースデータ
を採取して、トレーサメモリが停止することになる。以
下具体的に説明する。
成立した時より、数十から数百μｓ以前のトレースデー
タを採取する方法は次の通りである。記憶装置が動作を
開始する最初のリクエストを受信してから、エラーが発
生し、停止条件が成立する迄の時間をＡレジスタにセッ
トしておく。次に停止条件成立時より、以前に必要なト
レースデータ迄の時間をＸレジスタにセットする。そし
て再度、記憶装置を最初から動作を開始させると、停止
条件成立時より数十から数百μｓ以前のトレースデータ
を採取して、トレーサメモリが停止することになる。以
下具体的に説明する。
【００１０】記憶装置内のリクエスト１０が入力され、
論理“１”にレジスタ１がホールドされる。そのためカ
ウンタ２がクロック毎にカウントアップされ、Ａレジス
タ４にカウント数がセットされる。このとき、記憶装置
内でエラーが発生すると、エラー１２が論理“０”とな
りクロック１３がカウンタ２に供給されないため、カウ
ントアップが抑止される。したがって、Ａレジスタ４に
リクエスト１０を受信してからエラーになる迄の時間
（カウント数Ａ）がセットされる。
論理“１”にレジスタ１がホールドされる。そのためカ
ウンタ２がクロック毎にカウントアップされ、Ａレジス
タ４にカウント数がセットされる。このとき、記憶装置
内でエラーが発生すると、エラー１２が論理“０”とな
りクロック１３がカウンタ２に供給されないため、カウ
ントアップが抑止される。したがって、Ａレジスタ４に
リクエスト１０を受信してからエラーになる迄の時間
（カウント数Ａ）がセットされる。
【００１１】次にシフトイン動作によってカウント数Ｘ
をＸレジスタ５にセットする。この状態で再度記憶装置
の動作を最初から開始すると、カウンタ２が“０”から
カウントアップされる。このとき、任意に設定できるホ
ールド信号２１が論理“０”であると、Ａレジスタの値
がカウント数Ａの状態が保持され、カウンタ２の値がセ
ットされることはない。よって、Ａ減算回路７の出力値
１９は、Ａ−Ｘとなる。そして、カウンタ２の値１５が
Ａ−Ｘとなったとき、比較回路８の出力２１は論理
“１”となる。信号２１が図３のトレーサメモリの停止
条件回路３５に、入力信号５１と同様に入力されると、
トレーサメモリは停止する。このときのＲＡＭ３１のト
レースデータは、記憶装置のエラーによる停止条件成立
時点より、カウント数Ｘ時点以前のものである。カウン
ト数Ｘを数十から数百μｓに設定すれば、これ以前のト
レースデータを採取することができる。
をＸレジスタ５にセットする。この状態で再度記憶装置
の動作を最初から開始すると、カウンタ２が“０”から
カウントアップされる。このとき、任意に設定できるホ
ールド信号２１が論理“０”であると、Ａレジスタの値
がカウント数Ａの状態が保持され、カウンタ２の値がセ
ットされることはない。よって、Ａ減算回路７の出力値
１９は、Ａ−Ｘとなる。そして、カウンタ２の値１５が
Ａ−Ｘとなったとき、比較回路８の出力２１は論理
“１”となる。信号２１が図３のトレーサメモリの停止
条件回路３５に、入力信号５１と同様に入力されると、
トレーサメモリは停止する。このときのＲＡＭ３１のト
レースデータは、記憶装置のエラーによる停止条件成立
時点より、カウント数Ｘ時点以前のものである。カウン
ト数Ｘを数十から数百μｓに設定すれば、これ以前のト
レースデータを採取することができる。
【００１２】さて、比較回路８で信号１５と信号１９が
一致した後も、エラー１２が発生するまで、さらにカウ
ンタ２がカウントアップして、カウント数Ａで停止す
る。しかし、記憶装置内のエラー発生条件が変った時、
カウント数Ａで停止しない場合もあるし、またカウント
数Ａに達しない場合、カウント数Ａ−Ｘにも達しない場
合もありうる。そのためカウンタ２が停止したときのＡ
レジスタ４の値１７とカウンタ２の値１５をＥ減算回路
６０に入力し、減算する。その減算した値６３をＥレジ
スタ６１にセットし、さらに判定回路６２に入力するこ
とにより、記憶装置内のエラー発生条件を判定すること
ができる。
一致した後も、エラー１２が発生するまで、さらにカウ
ンタ２がカウントアップして、カウント数Ａで停止す
る。しかし、記憶装置内のエラー発生条件が変った時、
カウント数Ａで停止しない場合もあるし、またカウント
数Ａに達しない場合、カウント数Ａ−Ｘにも達しない場
合もありうる。そのためカウンタ２が停止したときのＡ
レジスタ４の値１７とカウンタ２の値１５をＥ減算回路
６０に入力し、減算する。その減算した値６３をＥレジ
スタ６１にセットし、さらに判定回路６２に入力するこ
とにより、記憶装置内のエラー発生条件を判定すること
ができる。
【００１３】
【発明の効果】以上説明したように本発明は、記憶装置
内からリクエストを受信する時間を、基準にし、記憶装
置内のエラーが発生するまでのカウント数と、逆上って
トレースしたいデータ迄のカウント数を演算することに
より、ＲＡＭの記憶容量を全く増加させないで、停止条
件成立時点より、数十から数百μｓ以前のトレースデー
タを容易に採取することができる効果がある。
内からリクエストを受信する時間を、基準にし、記憶装
置内のエラーが発生するまでのカウント数と、逆上って
トレースしたいデータ迄のカウント数を演算することに
より、ＲＡＭの記憶容量を全く増加させないで、停止条
件成立時点より、数十から数百μｓ以前のトレースデー
タを容易に採取することができる効果がある。
【図１】本発明の一実施例のブロック図。
【図２】本発明の他の実施例のブロック図の一部。
【図３】従来のトレーサメモリのブロック図。
１、４、５、３０、３２、３４、６１ レジスタ ２ カウンタ ７、６０ 減算回路 ８ 比較回路 ３１ ＲＡＭ ３３ 演算回路 ３５ 停止条件回路 ６２ 判定回路
Claims (2)
- 【請求項１】 記憶装置内に内蔵され、記憶装置内の各
種信号をトレースする状態履歴記憶装置（以下トレーサ
メモリと略す）に於いて、記憶装置から受信した最初の
リクエスト信号をホールドするレジスタと、該レジスタ
の出力信号を入力し、記憶装置内にエラーがなければ、
クロック毎にカウントアップし、エラーがあればカウン
トアップを抑止するカウンタと、該カウンタの出力値
を、最初はクロック毎にセットし、記憶装置内でエラー
が発生した後は、条件によってセットしたり、ホールド
したりするＡレジスタと、一方、シフトイン動作等によ
って値を任意に設定できるＸレジスタと、前記Ａレジス
タとＸレジスタの出力値を入力し減算するＡ減算回路
と、該回路の出力値と、前述のカウンタの出力値とを比
較する比較回路と、該比較回路の出力をトレーサメモリ
の停止条件回路に入力する手段とを備えることを特徴と
する状態履歴記憶装置。 - 【請求項２】 前記Ａレジスタとカウンタの出力値を入
力し減算するＥ減算回路と、該回路の出力信号をセット
するＥレジスタと、該Ｅレジスタの出力値がプラスか０
かマイナスかを判定する判定回路とを有することを特徴
とする請求項１の状態履歴記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332738A JP2789900B2 (ja) | 1991-11-22 | 1991-11-22 | 状態履歴記憶装置 |
| US07/980,255 US5379416A (en) | 1991-11-22 | 1992-11-23 | State tracer system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332738A JP2789900B2 (ja) | 1991-11-22 | 1991-11-22 | 状態履歴記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05143397A true JPH05143397A (ja) | 1993-06-11 |
| JP2789900B2 JP2789900B2 (ja) | 1998-08-27 |
Family
ID=18258309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332738A Expired - Fee Related JP2789900B2 (ja) | 1991-11-22 | 1991-11-22 | 状態履歴記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5379416A (ja) |
| JP (1) | JP2789900B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314329B1 (en) | 1998-11-06 | 2001-11-06 | Visteon Global Technologies, Inc. | Compensation algorithm for initializing yaw rate sensor's zero point offset |
| JP2018097559A (ja) * | 2016-12-13 | 2018-06-21 | Ｎｅｃプラットフォームズ株式会社 | デバック回路およびデバック試験方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6757751B1 (en) * | 2000-08-11 | 2004-06-29 | Harrison Gene | High-speed, multiple-bank, stacked, and PCB-mounted memory module |
| US20040267489A1 (en) * | 2003-06-24 | 2004-12-30 | Frederic Reblewski | Data compaction and pin assignment |
| US8645762B2 (en) * | 2010-12-08 | 2014-02-04 | Advanced Micro Devices, Inc. | Queue freeze on protocol error |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597654A (en) * | 1979-01-19 | 1980-07-25 | Fujitsu Ltd | Fault record control system |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56110162A (en) * | 1980-02-06 | 1981-09-01 | Hitachi Ltd | Stage tracer |
| US4636940A (en) * | 1983-03-31 | 1987-01-13 | Hewlett-Packard Company | Logic analyzer using source program or other user defined symbols in the trace specification and the trace listing |
| CA1260143A (en) * | 1986-02-24 | 1989-09-26 | Atsushi Yamashita | Path trace viterbi decoder |
| US5127103A (en) * | 1987-10-14 | 1992-06-30 | North American Philips Corporation | Real-time tracing of dynamic local data in high level languages in the presence of process context switches |
| JP2678283B2 (ja) * | 1988-03-15 | 1997-11-17 | 株式会社日立製作所 | データ通信制御装置 |
| JPH02133834A (ja) * | 1988-11-14 | 1990-05-23 | Nec Corp | インサートキットエミュレータ |
| JPH02216545A (ja) * | 1989-02-17 | 1990-08-29 | Nec Corp | 実行履歴記憶装置 |
| US5251227A (en) * | 1989-08-01 | 1993-10-05 | Digital Equipment Corporation | Targeted resets in a data processor including a trace memory to store transactions |
-
1991
- 1991-11-22 JP JP3332738A patent/JP2789900B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-23 US US07/980,255 patent/US5379416A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5597654A (en) * | 1979-01-19 | 1980-07-25 | Fujitsu Ltd | Fault record control system |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6314329B1 (en) | 1998-11-06 | 2001-11-06 | Visteon Global Technologies, Inc. | Compensation algorithm for initializing yaw rate sensor's zero point offset |
| JP2018097559A (ja) * | 2016-12-13 | 2018-06-21 | Ｎｅｃプラットフォームズ株式会社 | デバック回路およびデバック試験方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2789900B2 (ja) | 1998-08-27 |
| US5379416A (en) | 1995-01-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971126 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980512 |
|
| LAPS | Cancellation because of no payment of annual fees |