JPH0352229B2 - - Google Patents
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- Publication number
- JPH0352229B2 JPH0352229B2 JP57219036A JP21903682A JPH0352229B2 JP H0352229 B2 JPH0352229 B2 JP H0352229B2 JP 57219036 A JP57219036 A JP 57219036A JP 21903682 A JP21903682 A JP 21903682A JP H0352229 B2 JPH0352229 B2 JP H0352229B2
- Authority
- JP
- Japan
- Prior art keywords
- line
- pinhole
- gate
- drain
- gate line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電界効果型トランジスタ（FET）
のピンホール閉塞方法に関する。最近、液晶パネ
ルの一方の基板にゲートライン（走査線）及びド
レインライン（信号線）を多数互いに絶縁した状
態で直交させ、これら各ラインの交差点に薄膜
FET（TET）をスイツチング素子として配し、こ
れを開閉して各交差点ごとに設けられた表示電極
に信号を与え、この部分の液晶を表示駆動させる
ことにより、テレビ等の画像表示を行なう液晶マ
トリクスパネルの開発が試みられている。本発明
は、特にこのような表示パネルにスイツチング素
子として使用されるFETに関する。
のピンホール閉塞方法に関する。最近、液晶パネ
ルの一方の基板にゲートライン（走査線）及びド
レインライン（信号線）を多数互いに絶縁した状
態で直交させ、これら各ラインの交差点に薄膜
FET（TET）をスイツチング素子として配し、こ
れを開閉して各交差点ごとに設けられた表示電極
に信号を与え、この部分の液晶を表示駆動させる
ことにより、テレビ等の画像表示を行なう液晶マ
トリクスパネルの開発が試みられている。本発明
は、特にこのような表示パネルにスイツチング素
子として使用されるFETに関する。
従来技術
第１図は、FETをスイツチング素子として使
用したマトリクスパネルの全体構造を示し、１は
前面ガラス透明基板、２はこの透明基板１内面全
面に被着されたITO膜よりなる共通電極、３は液
晶層、４はガラスフリツト、樹脂等よりなるスペ
ーサでシール剤としてもはたらく。５は背面ガラ
ス透明基板で、その内面に複数本のゲートライン
Ｘ及びドレインラインＹ（ソースラインとしても
よい。以下同じ）が互いに絶縁して直交配列され
ている。６，６…はゲートラインＸ、ドレインラ
インＹの各交差点にアモルフアスシリコンFET
を介して接続された表示電極である。かかる
FETアレイを利用したマトリクスパネルの１液
晶セルの回路構成は、第２図に示される。Ｃは液
晶パネル（LCD）に並列に付加容量として介挿
されたコンデンサである。
用したマトリクスパネルの全体構造を示し、１は
前面ガラス透明基板、２はこの透明基板１内面全
面に被着されたITO膜よりなる共通電極、３は液
晶層、４はガラスフリツト、樹脂等よりなるスペ
ーサでシール剤としてもはたらく。５は背面ガラ
ス透明基板で、その内面に複数本のゲートライン
Ｘ及びドレインラインＹ（ソースラインとしても
よい。以下同じ）が互いに絶縁して直交配列され
ている。６，６…はゲートラインＸ、ドレインラ
インＹの各交差点にアモルフアスシリコンFET
を介して接続された表示電極である。かかる
FETアレイを利用したマトリクスパネルの１液
晶セルの回路構成は、第２図に示される。Ｃは液
晶パネル（LCD）に並列に付加容量として介挿
されたコンデンサである。
第３図、第３Ａ図及び第３Ｂ図は、１個の
FETの具体的構造を示し、Ｘ，Ｙは、前述した
ゲートライン及びドレインラインで、絶縁層７を
介して隔てられている。ゲートラインＸ及びドレ
インラインＹはガラス基板５の表面に形成され
る。ゲートラインＸにはFETのゲートＧが形成
される。ゲートＧの上方には絶縁層７を介してア
モルフアスシリコン層ASが形成され、その両端
部分に、ゲートＧを挾む如くソースＳ及びドレイ
ンＤが形成される。ドレインＤは、ドレインライ
ンＹの一部にて兼用される。６は、前述した表示
電極であり、ソースＳに接続される。通常ゲート
ラインＸ、及び表示電極６は、ITO膜にて、また
ソースＳ及びドレインラインＹはアルミにて形成
される。また絶縁層７は、プラズマCVD法によ
つて形成されたシリコンナイトライドSi3N4の蒸
留膜が使用される。
FETの具体的構造を示し、Ｘ，Ｙは、前述した
ゲートライン及びドレインラインで、絶縁層７を
介して隔てられている。ゲートラインＸ及びドレ
インラインＹはガラス基板５の表面に形成され
る。ゲートラインＸにはFETのゲートＧが形成
される。ゲートＧの上方には絶縁層７を介してア
モルフアスシリコン層ASが形成され、その両端
部分に、ゲートＧを挾む如くソースＳ及びドレイ
ンＤが形成される。ドレインＤは、ドレインライ
ンＹの一部にて兼用される。６は、前述した表示
電極であり、ソースＳに接続される。通常ゲート
ラインＸ、及び表示電極６は、ITO膜にて、また
ソースＳ及びドレインラインＹはアルミにて形成
される。また絶縁層７は、プラズマCVD法によ
つて形成されたシリコンナイトライドSi3N4の蒸
留膜が使用される。
かかる構造のFETにあつては、第３Ｂ図に示
すように、ゲートラインＸと、ドレインラインＹ
が絶縁層７を介して交差する部分が存在する。
すように、ゲートラインＸと、ドレインラインＹ
が絶縁層７を介して交差する部分が存在する。
この交差点は、画素数と同数あり、例えば、ゲ
ートラインＸ、ドレインラインＹの数を、それぞ
れ220本、240本とすると、その数は52800個にの
ぼる。それ故、これらの交差点のうちには僅かな
がら、絶縁層７に生じたピンホールを介してシヨ
ートするものが存在する。このシヨートは例え一
点だけであつたとしても１ゲートライン及び１ド
レインラインの２本の不良なラインが生ずること
となり、表示に大きな欠陥を与えることとなる。
ートラインＸ、ドレインラインＹの数を、それぞ
れ220本、240本とすると、その数は52800個にの
ぼる。それ故、これらの交差点のうちには僅かな
がら、絶縁層７に生じたピンホールを介してシヨ
ートするものが存在する。このシヨートは例え一
点だけであつたとしても１ゲートライン及び１ド
レインラインの２本の不良なラインが生ずること
となり、表示に大きな欠陥を与えることとなる。
発明の目的
本発明は、ゲートライン及びドレインラインの
交差点に発生するピンホールによるシヨートを阻
止し、FETの歩留りを向上させることを目的と
する。
交差点に発生するピンホールによるシヨートを阻
止し、FETの歩留りを向上させることを目的と
する。
発明の構成
本発明は、絶縁基板上に、ゲートライン絶縁層
及びドレインラインを順次積層形成した状態で、
基板ごと電解液中に浸漬し、ゲートラインを正電
位とし、液中に負電位極を浸漬して、ゲート・ド
レインライン間にピンホールが存在するときこれ
を通して電流を流し、ピンホール部分を陽極酸化
処理して絶縁酸化物に変化せしめ、ピンホールを
閉塞せしめたものである。
及びドレインラインを順次積層形成した状態で、
基板ごと電解液中に浸漬し、ゲートラインを正電
位とし、液中に負電位極を浸漬して、ゲート・ド
レインライン間にピンホールが存在するときこれ
を通して電流を流し、ピンホール部分を陽極酸化
処理して絶縁酸化物に変化せしめ、ピンホールを
閉塞せしめたものである。
実施例
第４Ａ図は、ピンホール８が存在するゲート・
ドレインライン間交差点断面を示し、５はガラス
等の絶縁基板、Ｘはゲートライン７は絶縁層、Ｙ
はドレインライン、かかるピンホール８を有する
FETは基板ごと電解液中に浸漬され、ゲートラ
インＸは正電位端子に接続され、一方負電位極が
この電解液中に浸漬される。これによりピンホー
ル８を通して、ゲートラインＸ、ドレインライン
Ｙ間に電流が流れドレインラインＹの表面が酸化
される。この場合ドレインラインＹのもつ抵抗の
ため、ピンホール８に近い部分から酸化が進行
し、ついにはピンホール８及びその周辺は酸化に
よつて生じた絶縁物９によつて覆われることにな
るゲートラインＸ及びドレインラインＹ間の絶縁
が図られる。酸化が終了すると、陽極酸化は停止
する。ドレインラインＹの材料として、アルミを
使用したとき、上記絶縁物９はアルミナAl2O3と
なる。このようにしてピンホール８は陽極酸化に
よる絶縁物９の生成により完全に閉塞されゲート
ラインＸ、ドレインラインＹ間の絶縁が完成す
る。このときドレインラインＹの残余の大部分
は、酸化されず、そのまま残つているから導体と
しての機能が損われることはない。
ドレインライン間交差点断面を示し、５はガラス
等の絶縁基板、Ｘはゲートライン７は絶縁層、Ｙ
はドレインライン、かかるピンホール８を有する
FETは基板ごと電解液中に浸漬され、ゲートラ
インＸは正電位端子に接続され、一方負電位極が
この電解液中に浸漬される。これによりピンホー
ル８を通して、ゲートラインＸ、ドレインライン
Ｙ間に電流が流れドレインラインＹの表面が酸化
される。この場合ドレインラインＹのもつ抵抗の
ため、ピンホール８に近い部分から酸化が進行
し、ついにはピンホール８及びその周辺は酸化に
よつて生じた絶縁物９によつて覆われることにな
るゲートラインＸ及びドレインラインＹ間の絶縁
が図られる。酸化が終了すると、陽極酸化は停止
する。ドレインラインＹの材料として、アルミを
使用したとき、上記絶縁物９はアルミナAl2O3と
なる。このようにしてピンホール８は陽極酸化に
よる絶縁物９の生成により完全に閉塞されゲート
ラインＸ、ドレインラインＹ間の絶縁が完成す
る。このときドレインラインＹの残余の大部分
は、酸化されず、そのまま残つているから導体と
しての機能が損われることはない。
発明の効果
FETのゲートライン・ドレインライン間に発
生するピンホールが、陽極酸化によつて生成する
絶縁酸化物によつて完全に閉塞されるから、欠陥
FETを著しく減少させることができる。これは
特に数万個のゲートライン・ドレインライン交差
点をもち、数％程度のかかるピンホールによる欠
陥FETを生じる液晶表示パネルに使用して効果
が大きく、FETの歩留り向上に貢献する。また
陽極酸化性によるピンホールの閉塞は、酸化が完
全に終了し、絶縁が確実に行なわれるまで、酸化
反応は進行し続けるから、絶縁処理の不完全が問
題となることはない。
生するピンホールが、陽極酸化によつて生成する
絶縁酸化物によつて完全に閉塞されるから、欠陥
FETを著しく減少させることができる。これは
特に数万個のゲートライン・ドレインライン交差
点をもち、数％程度のかかるピンホールによる欠
陥FETを生じる液晶表示パネルに使用して効果
が大きく、FETの歩留り向上に貢献する。また
陽極酸化性によるピンホールの閉塞は、酸化が完
全に終了し、絶縁が確実に行なわれるまで、酸化
反応は進行し続けるから、絶縁処理の不完全が問
題となることはない。
第１図は、液晶マトリクスパネルの一般的構成
を示す分解斜視図、第２図はその一部回路図、第
３図は、具体的構造を示す平面図、第３Ａ図及び
第３Ｂ図は、それぞれ第３図におけるＡ−A′断
面図、Ｂ−B′断面図、第４Ａ図及び第４Ｂ図は、
本発明実施例を説明するための断面図である。 １，５……透明基板、２……共通電極、３……
液晶層、６……表示電極、７……絶縁層、８……
ピンホール、９……絶縁物、Ｘ……ゲートライ
ン、Ｙ……ドレインライン。
を示す分解斜視図、第２図はその一部回路図、第
３図は、具体的構造を示す平面図、第３Ａ図及び
第３Ｂ図は、それぞれ第３図におけるＡ−A′断
面図、Ｂ−B′断面図、第４Ａ図及び第４Ｂ図は、
本発明実施例を説明するための断面図である。 １，５……透明基板、２……共通電極、３……
液晶層、６……表示電極、７……絶縁層、８……
ピンホール、９……絶縁物、Ｘ……ゲートライ
ン、Ｙ……ドレインライン。
Claims (1)
- １ 絶縁基板上に形成されたゲートライン、該ゲ
ートラインと絶縁層を介して形成されその酸化物
が絶縁体を形成するドレインライン（若しくはソ
ースライン）を有する電動効果型トランジスタの
ピンホール閉塞方法において、負電位極を浸漬し
た電解液中でゲートラインに正電位を与えて、ゲ
ートライン及びドレインライン（若しくはソース
ライン）間に存在するピンホールに電流を流し、
該ピンホール部分のドレインライン（若しくはソ
ースライン）を陽極酸化処理して、絶縁酸化物を
生成し、これによりピンホールを閉塞させること
を特徴とする電界効果型トランジスタのピンホー
ル閉塞方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219036A JPS59108359A (ja) | 1982-12-13 | 1982-12-13 | 電界効果型トランジスタのピンホ−ル閉塞方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57219036A JPS59108359A (ja) | 1982-12-13 | 1982-12-13 | 電界効果型トランジスタのピンホ−ル閉塞方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59108359A JPS59108359A (ja) | 1984-06-22 |
| JPH0352229B2 true JPH0352229B2 (ja) | 1991-08-09 |
Family
ID=16729244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57219036A Granted JPS59108359A (ja) | 1982-12-13 | 1982-12-13 | 電界効果型トランジスタのピンホ−ル閉塞方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108359A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486113A (en) * | 1987-09-29 | 1989-03-30 | Casio Computer Co Ltd | Manufacture of thin film transistor |
| JP3494720B2 (ja) * | 1994-11-01 | 2004-02-09 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法、ならびにアクティブマトリクス型の液晶ディスプレー及びイメージセンサー |
-
1982
- 1982-12-13 JP JP57219036A patent/JPS59108359A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59108359A (ja) | 1984-06-22 |
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