JPH05153191A - データ受信回路 - Google Patents
データ受信回路Info
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- JPH05153191A JPH05153191A JP3340093A JP34009391A JPH05153191A JP H05153191 A JPH05153191 A JP H05153191A JP 3340093 A JP3340093 A JP 3340093A JP 34009391 A JP34009391 A JP 34009391A JP H05153191 A JPH05153191 A JP H05153191A
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Links
- 238000001514 detection method Methods 0.000 claims abstract description 39
- 239000000470 constituent Substances 0.000 claims abstract description 6
- 230000001360 synchronised effect Effects 0.000 claims description 9
- 230000005540 biological transmission Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000009825 accumulation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Communication Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Abstract
(57)【要約】
【目的】 データ伝送の高速化が図れるデータ受信回路
を提供する。 【構成】 セパレータと主データとから構成される同一
のデータブロックの繰り返しからなるデータ列Ｄｏが入
力され、このデータ列中の構成データをセパレータとの
同一データと順次比較してゆくことで、データ列中のセ
パレータＳを検出するセパレータ検出回路１と、このセ
パレータ検出回路１から出力されるセパレータ検出信号
とデータ列中のセパレータ到来条件とから主データ取込
み用のデータクロック信号ＣＫＡ，ＣＫＢを作成し、セ
パレータ検出信号がないときにエラー信号ＥＲを出力す
るデータクロック作成回路２と、このデータクロック作
成回路２から出力されるデータクロック信号によって取
り込んだデータ列中の主データＡ，Ｂを複数回蓄積し
て、複数回蓄積したこれら主データが一致したときに初
めてこの主データを受信データとして出力するデータ出
力回路３とを備える。
を提供する。 【構成】 セパレータと主データとから構成される同一
のデータブロックの繰り返しからなるデータ列Ｄｏが入
力され、このデータ列中の構成データをセパレータとの
同一データと順次比較してゆくことで、データ列中のセ
パレータＳを検出するセパレータ検出回路１と、このセ
パレータ検出回路１から出力されるセパレータ検出信号
とデータ列中のセパレータ到来条件とから主データ取込
み用のデータクロック信号ＣＫＡ，ＣＫＢを作成し、セ
パレータ検出信号がないときにエラー信号ＥＲを出力す
るデータクロック作成回路２と、このデータクロック作
成回路２から出力されるデータクロック信号によって取
り込んだデータ列中の主データＡ，Ｂを複数回蓄積し
て、複数回蓄積したこれら主データが一致したときに初
めてこの主データを受信データとして出力するデータ出
力回路３とを備える。
Description
【０００１】
【産業上の利用分野】本発明は、データの送受信を行な
う際に用いるデータ受信回路に関し、特に伝送路などを
経由することでビットエラーが発生しやすい環境下での
使用に適したデータ受信回路に関する。
う際に用いるデータ受信回路に関し、特に伝送路などを
経由することでビットエラーが発生しやすい環境下での
使用に適したデータ受信回路に関する。
【０００２】
【従来の技術】従来、この種のデータ受信回路では、伝
送路などで生じるビットエラーに対処するために、ソフ
トウェアにより繰り返しデータの比較やエラー検出を行
なっていた。図３に従来のデータ受信回路の構成を示
す。この図に示すようにデータ列Ｄｏは、ファースト・
イン・ファースト・メモリ３０によって受信され、この
データ列Ｄｏがソフトウェアプログラムによりプロセッ
サに読み込まれて、データの比較およびエラーの検出が
行なわれる。
送路などで生じるビットエラーに対処するために、ソフ
トウェアにより繰り返しデータの比較やエラー検出を行
なっていた。図３に従来のデータ受信回路の構成を示
す。この図に示すようにデータ列Ｄｏは、ファースト・
イン・ファースト・メモリ３０によって受信され、この
データ列Ｄｏがソフトウェアプログラムによりプロセッ
サに読み込まれて、データの比較およびエラーの検出が
行なわれる。
【０００３】
【発明が解決しようとする課題】このように従来のデー
タ受信回路では、プロセッサがデータの比較やエラー検
出の処理を行なっているため、プロセッサの負荷が大き
く、処理時間が掛かることで、データ送受信の速度が制
限され、伝送効率が上がらないという問題があった。
タ受信回路では、プロセッサがデータの比較やエラー検
出の処理を行なっているため、プロセッサの負荷が大き
く、処理時間が掛かることで、データ送受信の速度が制
限され、伝送効率が上がらないという問題があった。
【０００４】本発明は、このような従来の技術が有する
課題を解決するために提案されたものであり、データ伝
送の高速化が図れるデータ受信回路を提供することを目
的とする。
課題を解決するために提案されたものであり、データ伝
送の高速化が図れるデータ受信回路を提供することを目
的とする。
【０００５】
【課題を解決するための手段】この目的を達成するため
に本発明は、特定値の識別データであるセパレータと主
データとから構成される同一のデータブロックの繰り返
しからなるデータ列を受信するためのデータ受信回路に
おいて、上記データ列が入力され、このデータ列中の構
成データをセパレータとの同一データと順次比較してゆ
くことで、データ列中のセパレータを検出するセパレー
タ検出回路と、このセパレータ検出回路から出力される
セパレータ検出信号とデータ列中のセパレータ到来条件
とから主データ取込み用のデータクロック信号を作成
し、セパレータ検出信号がないときにエラー信号を出力
するデータクロック作成回路と、このデータクロック作
成回路から出力されるデータクロック信号によって取り
込んだデータ列中の主データを複数回蓄積して、複数回
蓄積したこれら主データが一致したときに初めてこの主
データを受信データとして出力するデータ出力回路とを
備える構成としてある。
に本発明は、特定値の識別データであるセパレータと主
データとから構成される同一のデータブロックの繰り返
しからなるデータ列を受信するためのデータ受信回路に
おいて、上記データ列が入力され、このデータ列中の構
成データをセパレータとの同一データと順次比較してゆ
くことで、データ列中のセパレータを検出するセパレー
タ検出回路と、このセパレータ検出回路から出力される
セパレータ検出信号とデータ列中のセパレータ到来条件
とから主データ取込み用のデータクロック信号を作成
し、セパレータ検出信号がないときにエラー信号を出力
するデータクロック作成回路と、このデータクロック作
成回路から出力されるデータクロック信号によって取り
込んだデータ列中の主データを複数回蓄積して、複数回
蓄積したこれら主データが一致したときに初めてこの主
データを受信データとして出力するデータ出力回路とを
備える構成としてある。
【０００６】また本発明によるデータ受信回路は、１つ
のデータブロックの構成データ数と同一段数のフリップ
フロップを有し、初段のフリップフロップに上記データ
列を入力し、これら多段のフリップフロップのそれぞれ
にデータ列の構成データのタイミングに同期したクロッ
ク信号を供給し、最終段のフリップフロップの出力をセ
パレータとの同一データと比較することで、データ列中
のセパレータを検出するセパレータ検出回路と、このセ
パレータ検出回路から出力されるセパレータ検出信号と
自身のカウンタ出力とに基づきデータ列中のセパレータ
の到来に同期して上記クロック信号をカウントするカウ
ンタ回路を有し、このカウンタ回路の出力に基づきセパ
レータの到来に同期した主データ取込み用のデータクロ
ック信号を作成し、セパレータ検出信号がないときにエ
ラー信号を出力するデータクロック作成回路と、上記セ
パレータ検出回路のフリップフロップから出力されるデ
ータ列中の主データを、上記データクロック作成回路か
ら出力されるデータクロック信号によって取り込んで複
数回蓄積したあとに、これら主データを比較する比較回
路を有し、複数回蓄積したこれら主データの一致がこの
比較回路によって確認されたときに初めてこの主データ
を受信データとして出力するデータ出力回路とを備える
構成としてある。
のデータブロックの構成データ数と同一段数のフリップ
フロップを有し、初段のフリップフロップに上記データ
列を入力し、これら多段のフリップフロップのそれぞれ
にデータ列の構成データのタイミングに同期したクロッ
ク信号を供給し、最終段のフリップフロップの出力をセ
パレータとの同一データと比較することで、データ列中
のセパレータを検出するセパレータ検出回路と、このセ
パレータ検出回路から出力されるセパレータ検出信号と
自身のカウンタ出力とに基づきデータ列中のセパレータ
の到来に同期して上記クロック信号をカウントするカウ
ンタ回路を有し、このカウンタ回路の出力に基づきセパ
レータの到来に同期した主データ取込み用のデータクロ
ック信号を作成し、セパレータ検出信号がないときにエ
ラー信号を出力するデータクロック作成回路と、上記セ
パレータ検出回路のフリップフロップから出力されるデ
ータ列中の主データを、上記データクロック作成回路か
ら出力されるデータクロック信号によって取り込んで複
数回蓄積したあとに、これら主データを比較する比較回
路を有し、複数回蓄積したこれら主データの一致がこの
比較回路によって確認されたときに初めてこの主データ
を受信データとして出力するデータ出力回路とを備える
構成としてある。
【０００７】
【作用】上述した構成によれば、データ列中の主データ
にセパレータと同一データが現われ、セパレータ検出回
路でこの主データがセパレータとして誤って検出された
場合でも、データクロック作成回路ではデータ列中のセ
パレータの到来条件に基づいてデータ取込み用のクロッ
ク信号を作成しているので、データ出力回路での主デー
タの取り込みにミスが生じない。またデータ出力回路で
は、データクロック信号により取り込んだ主データを複
数回蓄積したあとに、これらの主データが一致したとき
に初めてこの主データを受信データとして出力するの
で、正確に主データを受信できる。
にセパレータと同一データが現われ、セパレータ検出回
路でこの主データがセパレータとして誤って検出された
場合でも、データクロック作成回路ではデータ列中のセ
パレータの到来条件に基づいてデータ取込み用のクロッ
ク信号を作成しているので、データ出力回路での主デー
タの取り込みにミスが生じない。またデータ出力回路で
は、データクロック信号により取り込んだ主データを複
数回蓄積したあとに、これらの主データが一致したとき
に初めてこの主データを受信データとして出力するの
で、正確に主データを受信できる。
【０００８】
【実施例】以下、本発明によるデータ受信回路の具体的
な実施例を図面に基づき詳細に説明する。図１のブロッ
ク図にこのデータ受信回路の一実施例を示し、図２に入
力データ列の構成を示す。これらの図で、このデータ受
信回路はセパレータ検出回路１、データクロック作成回
路２およびデータ出力回路３によって構成される。この
データ受信回路に入力される入力データ列Ｄｏは、１デ
ータが８ビットのバイト単位からなり、Ａ，Ｂの２バイ
トの主データが、特定値の識別データである１バイトの
セパレータＳとともにデータ１ブロックを構成してお
り、これら３バイトにより構成されるデータブロックが
繰り返し入力される。なお、この実施例ではこのように
１ブロックが３バイトからなる入力データ列Ｄｏを用い
ているが、１データを８ビット構成とするのではなく、
別のビット構成としてもよく、１ブロック内のデータが
３バイト以上の構成であってもよい。
な実施例を図面に基づき詳細に説明する。図１のブロッ
ク図にこのデータ受信回路の一実施例を示し、図２に入
力データ列の構成を示す。これらの図で、このデータ受
信回路はセパレータ検出回路１、データクロック作成回
路２およびデータ出力回路３によって構成される。この
データ受信回路に入力される入力データ列Ｄｏは、１デ
ータが８ビットのバイト単位からなり、Ａ，Ｂの２バイ
トの主データが、特定値の識別データである１バイトの
セパレータＳとともにデータ１ブロックを構成してお
り、これら３バイトにより構成されるデータブロックが
繰り返し入力される。なお、この実施例ではこのように
１ブロックが３バイトからなる入力データ列Ｄｏを用い
ているが、１データを８ビット構成とするのではなく、
別のビット構成としてもよく、１ブロック内のデータが
３バイト以上の構成であってもよい。
【０００９】データ入力端子ＩＮ１から図３（ａ）に示
すデータ列Ｄｏを取り込むセパレータ検出回路１は、デ
ータ列Ｄｏの１ブロックの構成が３バイトであることに
対応して、３段のフリップフロップ４，５，６と、最終
段のフリップフロップ６の出力をセパレータＳと比較す
る比較回路７とから構成される。各フリップフロップ
４，５，６には、図３（ｂ）に示すようにデータ列Ｄｏ
のバイト単位を１周期とするクロック信号ＣＫ１が入力
される。これにより、比較回路７からはデータ列Ｄｏの
セパレータＳを検出した時点でクロック信号ＣＫ１の立
ち上がりに同期したセパレータ検出出力Ｓ１が取り出さ
れ、図３（ｃ）に示すこのセパレータ検出信号Ｓ１がデ
ータクロック作成回路２に供給される。また２段目のフ
リップフロップ５から出力されるＡデータは、Ａデータ
出力回路３Ａのフリップフロップ１８に供給される。１
段目のフリップフロップ４から出力されるＢデータは、
Ｂデータ出力回路３Ｂのフリップフロップ２４に供給さ
れる。
すデータ列Ｄｏを取り込むセパレータ検出回路１は、デ
ータ列Ｄｏの１ブロックの構成が３バイトであることに
対応して、３段のフリップフロップ４，５，６と、最終
段のフリップフロップ６の出力をセパレータＳと比較す
る比較回路７とから構成される。各フリップフロップ
４，５，６には、図３（ｂ）に示すようにデータ列Ｄｏ
のバイト単位を１周期とするクロック信号ＣＫ１が入力
される。これにより、比較回路７からはデータ列Ｄｏの
セパレータＳを検出した時点でクロック信号ＣＫ１の立
ち上がりに同期したセパレータ検出出力Ｓ１が取り出さ
れ、図３（ｃ）に示すこのセパレータ検出信号Ｓ１がデ
ータクロック作成回路２に供給される。また２段目のフ
リップフロップ５から出力されるＡデータは、Ａデータ
出力回路３Ａのフリップフロップ１８に供給される。１
段目のフリップフロップ４から出力されるＢデータは、
Ｂデータ出力回路３Ｂのフリップフロップ２４に供給さ
れる。
【００１０】データクロック作成回路２は、セパレータ
検出信号Ｓ１およびカウンタ出力ＣＵの状況に応じて
“０”がロードされる同期カウンタ回路８と、このカウ
ンタ出力ＣＵをそれぞれ検出し、これを比較する比較回
路９，１０，１１，１２とから構成される。セパレータ
検出出力Ｓ１はノット回路１３を介して３入力オア回路
１４に入力され、カウンタ出力“０”，“１”をそれぞ
れ検出する比較回路９，１０の出力信号がこのオア回路
１４に入力されている。この３入力オア回路１４から出
力される図３（ｆ）に示すロード信号Ｓ２は、同期カウ
ンタ回路８のロード端子Ｌに入力される。またノア回路
１５にはクロック信号ＣＫ１とカウンタ出力“３”を検
出する比較回路１２からのエラー信号ＥＲとが入力さ
れ、このノア回路１５から出力される図３（ｇ）に示す
反転されたクロック信号ＣＫ２が同期カウンタ８のクロ
ック端子Ｃに供給される。またカウンタ出力“１”，
“２”をそれぞれ検出する比較回路１０，１１の出力信
号はアンド回路１６，１７にそれぞれ入力され、クロッ
ク信号ＣＫ１がこれらアンド回路１６，１７にそれぞれ
入力されている。図３（ｈ）にカウンタ回路の出力ＣＵ
を示すようにこのカウンタ出力ＣＵが“０”，“１”の
ときにそれぞれＡデータとＢデータが入力されるので、
このデータクロック作成回路２の構成により、データ列
Ｄｏ内にセパレータＳと同一データが到来して、Ａデー
タとＢデータの内容がセパレータＳと同一になった場合
に、セパレータ検出回路１から送られてくる擬似セパレ
ータ検出信号に同期しないように、カウンタ回路８の出
力値“０”，“１”によってカウンタ回路８のロード信
号Ｓ２を規制することができる。これによりセパレータ
Ｓを順次検出し、セパレータＳの検出に同期して、比較
回路１０からのカウンタ出力の“１”検出出力とクロッ
ク信号ＣＫ１の論理積が行なわれるアンド回路１６から
は、図３（ｄ）に示すＡデータ取込み用のＡデータクロ
ック信号ＣＫＡが得られ、比較回路１１からのカウンタ
出力の“２”検出出力とクロック信号ＣＫ１の論理積が
行なわれるアンド回路１７からは、図３（ｅ）に示すＢ
データ取込み用のＢデータクロックＣＫＢ信号が得られ
る。
検出信号Ｓ１およびカウンタ出力ＣＵの状況に応じて
“０”がロードされる同期カウンタ回路８と、このカウ
ンタ出力ＣＵをそれぞれ検出し、これを比較する比較回
路９，１０，１１，１２とから構成される。セパレータ
検出出力Ｓ１はノット回路１３を介して３入力オア回路
１４に入力され、カウンタ出力“０”，“１”をそれぞ
れ検出する比較回路９，１０の出力信号がこのオア回路
１４に入力されている。この３入力オア回路１４から出
力される図３（ｆ）に示すロード信号Ｓ２は、同期カウ
ンタ回路８のロード端子Ｌに入力される。またノア回路
１５にはクロック信号ＣＫ１とカウンタ出力“３”を検
出する比較回路１２からのエラー信号ＥＲとが入力さ
れ、このノア回路１５から出力される図３（ｇ）に示す
反転されたクロック信号ＣＫ２が同期カウンタ８のクロ
ック端子Ｃに供給される。またカウンタ出力“１”，
“２”をそれぞれ検出する比較回路１０，１１の出力信
号はアンド回路１６，１７にそれぞれ入力され、クロッ
ク信号ＣＫ１がこれらアンド回路１６，１７にそれぞれ
入力されている。図３（ｈ）にカウンタ回路の出力ＣＵ
を示すようにこのカウンタ出力ＣＵが“０”，“１”の
ときにそれぞれＡデータとＢデータが入力されるので、
このデータクロック作成回路２の構成により、データ列
Ｄｏ内にセパレータＳと同一データが到来して、Ａデー
タとＢデータの内容がセパレータＳと同一になった場合
に、セパレータ検出回路１から送られてくる擬似セパレ
ータ検出信号に同期しないように、カウンタ回路８の出
力値“０”，“１”によってカウンタ回路８のロード信
号Ｓ２を規制することができる。これによりセパレータ
Ｓを順次検出し、セパレータＳの検出に同期して、比較
回路１０からのカウンタ出力の“１”検出出力とクロッ
ク信号ＣＫ１の論理積が行なわれるアンド回路１６から
は、図３（ｄ）に示すＡデータ取込み用のＡデータクロ
ック信号ＣＫＡが得られ、比較回路１１からのカウンタ
出力の“２”検出出力とクロック信号ＣＫ１の論理積が
行なわれるアンド回路１７からは、図３（ｅ）に示すＢ
データ取込み用のＢデータクロックＣＫＢ信号が得られ
る。
【００１１】またビットエラーなどが発生してセパレー
タＳを検出できなくなると、カウンタ回路８がロードさ
れずにカウントされ比較回路１２がカウンタ出力の
“３”を検出して端子ＯＵＴ３からエラー信号ＥＲが出
力される。
タＳを検出できなくなると、カウンタ回路８がロードさ
れずにカウントされ比較回路１２がカウンタ出力の
“３”を検出して端子ＯＵＴ３からエラー信号ＥＲが出
力される。
【００１２】Ａデータ出力回路３Ａは、Ａデータクロッ
ク信号ＣＫＡがクロックとしてそれぞれ入力される３段
のフリップフロップ１８，１９，２０と、これらフリッ
プフロップ１８，１９，２０の３出力が入力され、この
３出力の一致を検出する比較回路２１と、データ出力用
のフリップフロップ２２とから構成される。このデータ
出力用のフリップフロップ２２には、３段目のフリップ
フロップ２０からの出力が供給されるとともに、Ａデー
タクロック信号ＣＫＡと比較回路２１の比較出力信号と
が入力されるナアンド回路２３からの出力がクロック信
号として入力される。これにより順次到来するＡデータ
の３回の一致を検出した時点で、データ出力用のフリッ
プフロップ２２に接続される出力端子ＯＵＴ１から初め
てＡデータが受信データとして出力される。
ク信号ＣＫＡがクロックとしてそれぞれ入力される３段
のフリップフロップ１８，１９，２０と、これらフリッ
プフロップ１８，１９，２０の３出力が入力され、この
３出力の一致を検出する比較回路２１と、データ出力用
のフリップフロップ２２とから構成される。このデータ
出力用のフリップフロップ２２には、３段目のフリップ
フロップ２０からの出力が供給されるとともに、Ａデー
タクロック信号ＣＫＡと比較回路２１の比較出力信号と
が入力されるナアンド回路２３からの出力がクロック信
号として入力される。これにより順次到来するＡデータ
の３回の一致を検出した時点で、データ出力用のフリッ
プフロップ２２に接続される出力端子ＯＵＴ１から初め
てＡデータが受信データとして出力される。
【００１３】またＢデータ出力回路３Ｂも同様に、Ｂデ
ータクロック信号ＣＫＢがクロックとしてそれぞれ入力
される３段のフリップフロップ２４，２５，２６と、こ
れらフリップフロップ２４，２５，２６の３出力の一致
を検出する比較回路２７と、データ出力用のフリップフ
ロップ２８とから構成される。このデータ出力用のフリ
ップフロップ２８には、Ｂデータクロック信号ＣＫＢと
比較回路２７の比較出力信号とが入力されるナアンド回
路２９からの出力がクロック信号として入力されてお
り、順次到来するＢデータの３回の一致を検出した時点
で、データ出力用のフリップフロップ２８に接続される
出力端子ＯＵＴ２から初めてＢデータが受信データとし
て出力される。
ータクロック信号ＣＫＢがクロックとしてそれぞれ入力
される３段のフリップフロップ２４，２５，２６と、こ
れらフリップフロップ２４，２５，２６の３出力の一致
を検出する比較回路２７と、データ出力用のフリップフ
ロップ２８とから構成される。このデータ出力用のフリ
ップフロップ２８には、Ｂデータクロック信号ＣＫＢと
比較回路２７の比較出力信号とが入力されるナアンド回
路２９からの出力がクロック信号として入力されてお
り、順次到来するＢデータの３回の一致を検出した時点
で、データ出力用のフリップフロップ２８に接続される
出力端子ＯＵＴ２から初めてＢデータが受信データとし
て出力される。
【００１４】なお、本発明は上述した実施例に限定され
ず、要旨の範囲内で種々の変更実施が可能である。
ず、要旨の範囲内で種々の変更実施が可能である。
【００１５】
【発明の効果】以上説明したように本発明によれば、識
別データを含む同一データ構成が繰り返し送られてくる
データ列を受信するにあたって、セパレータ検出回路、
データクロック作成回路およびデータ出力回路をそれぞ
れ論理回路によって構成でき、この論理回路によってデ
ータの比較とエラーの検出を行なえるので、従来のよう
にプロセッサがデータの比較やエラーの検出処理を行な
う場合に比べて、データ受信回路の高速化が図れる。ま
たデータ受信回路のＬＳＩ化が可能となる。
別データを含む同一データ構成が繰り返し送られてくる
データ列を受信するにあたって、セパレータ検出回路、
データクロック作成回路およびデータ出力回路をそれぞ
れ論理回路によって構成でき、この論理回路によってデ
ータの比較とエラーの検出を行なえるので、従来のよう
にプロセッサがデータの比較やエラーの検出処理を行な
う場合に比べて、データ受信回路の高速化が図れる。ま
たデータ受信回路のＬＳＩ化が可能となる。
【図１】本発明によるデータ受信回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】データ列の構成を示す図である。
【図３】図１のデータ受信回路の動作を説明するための
動作波形図である。
動作波形図である。
【図４】従来のデータ受信回路の構成を示すブロック図
である。
である。
１ セパレータ検出回路 ２ データクロック作成回路 ３ データ出力回路 ３Ａ Ａデータ出力回路 ３Ｂ Ｂデータ出力回路 ４，５，６ フリップフロップ ７ 比較回路 ８ 同期カウンタ回路 ９，１０，１１，１２ 比較回路 １３ ノット回路 １４ ３入力オア回路 １５ ノア回路 １６，１７ アンド回路 １８，１９，２０ フリップフロップ ２１ 比較回路 ２２ 出力用のフリップフロップ ２３ ナンド回路 ２４，２５，２６ フリップフロップ ２７ 比較回路 ２８ 出力用のフリップフロップ ２９ ナンド回路
Claims (2)
- 【請求項１】 特定値の識別データであるセパレータと
主データとから構成される同一のデータブロックの繰り
返しからなるデータ列を受信するためのデータ受信回路
において、 上記データ列が入力され、このデータ列中の構成データ
をセパレータとの同一データと順次比較してゆくこと
で、データ列中のセパレータを検出するセパレータ検出
回路と、 このセパレータ検出回路から出力されるセパレータ検出
信号とデータ列中のセパレータ到来条件とから主データ
取込み用のデータクロック信号を作成し、セパレータ検
出信号がないときにエラー信号を出力するデータクロッ
ク作成回路と、 このデータクロック作成回路から出力されるデータクロ
ック信号によって取り込んだデータ列中の主データを複
数回蓄積して、複数回蓄積したこれら主データが一致し
たときに初めてこの主データを受信データとして出力す
るデータ出力回路とを備えることを特徴とするデータ受
信回路。 - 【請求項２】 特定値の識別データであるセパレータと
主データとから構成される同一のデータブロックの繰り
返しからなるデータ列を受信するためのデータ受信回路
において、 １つのデータブロックの構成データ数と同一段数のフリ
ップフロップを有し、初段のフリップフロップに上記デ
ータ列を入力し、これら多段のフリップフロップのそれ
ぞれにデータ列の構成データのタイミングに同期したク
ロック信号を供給し、最終段のフリップフロップの出力
をセパレータとの同一データと比較することで、データ
列中のセパレータを検出するセパレータ検出回路と、 このセパレータ検出回路から出力されるセパレータ検出
信号と自身のカウンタ出力とに基づきデータ列中のセパ
レータの到来に同期して上記クロック信号をカウントす
るカウンタ回路を有し、このカウンタ回路の出力に基づ
きセパレータの到来に同期した主データ取込み用のデー
タクロック信号を作成し、セパレータ検出信号がないと
きにエラー信号を出力するデータクロック作成回路と、 上記セパレータ検出回路のフリップフロップから出力さ
れるデータ列中の主データを、上記データクロック作成
回路から出力されるデータクロック信号によって取り込
んで複数回蓄積したあとに、これら主データを比較する
比較回路を有し、複数回蓄積したこれら主データの一致
がこの比較回路によって確認されたときに初めてこの主
データを受信データとして出力するデータ出力回路とを
備えることを特徴とするデータ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340093A JPH05153191A (ja) | 1991-11-29 | 1991-11-29 | データ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3340093A JPH05153191A (ja) | 1991-11-29 | 1991-11-29 | データ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05153191A true JPH05153191A (ja) | 1993-06-18 |
Family
ID=18333651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3340093A Pending JPH05153191A (ja) | 1991-11-29 | 1991-11-29 | データ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05153191A (ja) |
-
1991
- 1991-11-29 JP JP3340093A patent/JPH05153191A/ja active Pending
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