JPH0516193B2 - - Google Patents
Info
- Publication number
- JPH0516193B2 JPH0516193B2 JP57217240A JP21724082A JPH0516193B2 JP H0516193 B2 JPH0516193 B2 JP H0516193B2 JP 57217240 A JP57217240 A JP 57217240A JP 21724082 A JP21724082 A JP 21724082A JP H0516193 B2 JPH0516193 B2 JP H0516193B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- semiconductor
- semiconductor substrate
- protection diode
- buried layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は酸化膜分離法を用いて作られる半導体
装置に関し、特にマイナスサージによつえ半導体
素子が破壊されることがないようにサージ吸収用
の保護ダイオードが配置された半導体装置に関す
る。
装置に関し、特にマイナスサージによつえ半導体
素子が破壊されることがないようにサージ吸収用
の保護ダイオードが配置された半導体装置に関す
る。
従来例の構成とその問題点
半導体装置がサージによつて破壊されることを
防止するには、半導体装置に具えられた外付端子
と接地間および電源間にサージ吸収用の保護ダイ
オードを配置することがよく用いられる。これら
の保護ダイオードは実質的に半導装置の中に作り
込まれることが多く、とりわけ、マイナスサージ
に対する保護ダイオードは、Ｐ型半導体基板が用
いられる半導体装置であるならば、保護ダイオー
ドのアノード領域を前記半導体基板が有するＰ型
領域をもつて共用できる。即ち、マイナスサージ
対策用の保護ダイオードの形成は、カソード領域
を設けることでよいことになる。
防止するには、半導体装置に具えられた外付端子
と接地間および電源間にサージ吸収用の保護ダイ
オードを配置することがよく用いられる。これら
の保護ダイオードは実質的に半導装置の中に作り
込まれることが多く、とりわけ、マイナスサージ
に対する保護ダイオードは、Ｐ型半導体基板が用
いられる半導体装置であるならば、保護ダイオー
ドのアノード領域を前記半導体基板が有するＰ型
領域をもつて共用できる。即ち、マイナスサージ
対策用の保護ダイオードの形成は、カソード領域
を設けることでよいことになる。
ところで、半導体基板上に半導体素子を配置さ
せた後、それぞれの電極間を接続する配線工程に
おいては、前記保護ダイオードの電極間に他の配
線を設けなければならない状態がおこりうる。
せた後、それぞれの電極間を接続する配線工程に
おいては、前記保護ダイオードの電極間に他の配
線を設けなければならない状態がおこりうる。
第１図は上記の状態を模式的に示した図であつ
て、保護ダイオードの２つの電極間に他の配線が
設けられた断面図構造図を示す。図中１は保護ダ
イオードのアノード電極、２はカソード電極、３
は保護ダイオードのアノード電極１とカソード電
極２の間に設けられた配線、４は分離酸化膜、５
はコンタクト領域となるN+型拡散層、６はN+型
埋込層、７はコンタクト領域となるP+型拡散層、
８はP+型埋込層、そして９はＰ型半導体基板で
ある。
て、保護ダイオードの２つの電極間に他の配線が
設けられた断面図構造図を示す。図中１は保護ダ
イオードのアノード電極、２はカソード電極、３
は保護ダイオードのアノード電極１とカソード電
極２の間に設けられた配線、４は分離酸化膜、５
はコンタクト領域となるN+型拡散層、６はN+型
埋込層、７はコンタクト領域となるP+型拡散層、
８はP+型埋込層、そして９はＰ型半導体基板で
ある。
第１図の従来例においては、カソード電極２に
マイナスのサージが印加されると、サージ電流は
アノード電極１よりP+型拡散層７、P+型埋込層
８、半導体基板９、N+型埋込層６およびN+型拡
散層５を介して、カソード電極２に向かつて流れ
る。ところで、半導体基板９の比抵抗は半導体素
子に要求される耐圧によつて定められ、その抵抗
値は、第１図に示されたいずれの拡散層や埋込層
よりも充分に大きいのが一般的である。したがつ
て、アノード電極１とカソード電極２の間の抵
抗、即ち保護ダイオードの直列抵抗値の大部分
は、半導体基板９の比抵抗で定められ、その抵抗
値は、前記２つの電極間隔が離れる程に大きくな
る。保護ダイオードの直列抵抗値が大きくなる
と、サージを吸収しうる効果は減少し、ひいて
は、保護ダイオードを配置させた効果がなくな
り、半導体素子をサージの破壊から防止する作用
はもはや存在しなくなる。
マイナスのサージが印加されると、サージ電流は
アノード電極１よりP+型拡散層７、P+型埋込層
８、半導体基板９、N+型埋込層６およびN+型拡
散層５を介して、カソード電極２に向かつて流れ
る。ところで、半導体基板９の比抵抗は半導体素
子に要求される耐圧によつて定められ、その抵抗
値は、第１図に示されたいずれの拡散層や埋込層
よりも充分に大きいのが一般的である。したがつ
て、アノード電極１とカソード電極２の間の抵
抗、即ち保護ダイオードの直列抵抗値の大部分
は、半導体基板９の比抵抗で定められ、その抵抗
値は、前記２つの電極間隔が離れる程に大きくな
る。保護ダイオードの直列抵抗値が大きくなる
と、サージを吸収しうる効果は減少し、ひいて
は、保護ダイオードを配置させた効果がなくな
り、半導体素子をサージの破壊から防止する作用
はもはや存在しなくなる。
発明の目的
そこで本発明は、上記の欠点を除去するために
なされたものであつて、保護ダイオードの電極間
に他の配線が設けられても、電極間の抵抗値を大
きくすることがなく、サージの吸収率の大きな半
導体装置を提供することを目的とする。
なされたものであつて、保護ダイオードの電極間
に他の配線が設けられても、電極間の抵抗値を大
きくすることがなく、サージの吸収率の大きな半
導体装置を提供することを目的とする。
発明の構成
本発明は、同一の半導体基板上に作り込まれる
半導体素子が酸化膜に分離される半導体装置の一
部に前記半導体素子をサージの破壊から防止する
保護ダイオードが配置されてあつて、前記保護ダ
イオードの一方の電極下方部には、前記保護ダイ
オードの抵抗値を増大させないために、前記半導
体基板と同導電型の第１のコンタクト領域と第１
の埋込層が形成され、前記保護ダイオードの他方
の電極下方部には前記半導体基板とは逆導電型の
第２のコンタクト領域と第２の埋込層が前記電極
間の抵抗値を増大させないために形成され、さら
に前記第１と第２の埋込層の少なくとも一方が前
記酸化膜の下に自在に延長して形成され、前記第
１と第２の埋込層との間隔を前記保護ダイオード
の電極間隔よりも保護ダイオードの効果が得られ
る程度に互いに近接して形成することにより、マ
イナスサージの吸収が効率よく行なわれる半導体
装置が提供できる。
半導体素子が酸化膜に分離される半導体装置の一
部に前記半導体素子をサージの破壊から防止する
保護ダイオードが配置されてあつて、前記保護ダ
イオードの一方の電極下方部には、前記保護ダイ
オードの抵抗値を増大させないために、前記半導
体基板と同導電型の第１のコンタクト領域と第１
の埋込層が形成され、前記保護ダイオードの他方
の電極下方部には前記半導体基板とは逆導電型の
第２のコンタクト領域と第２の埋込層が前記電極
間の抵抗値を増大させないために形成され、さら
に前記第１と第２の埋込層の少なくとも一方が前
記酸化膜の下に自在に延長して形成され、前記第
１と第２の埋込層との間隔を前記保護ダイオード
の電極間隔よりも保護ダイオードの効果が得られ
る程度に互いに近接して形成することにより、マ
イナスサージの吸収が効率よく行なわれる半導体
装置が提供できる。
実施例の説明
第２図は本発明の一実施例を示す酸化膜分離法
によつて作られた半導体装置の断面構造図であ
る。第１図の従来例とは、N+型埋込層６が、P+
型埋込層８に分離酸化膜の下に沿つて自在に延長
してあることで相違する。即ち本発明の半導体装
置は、比抵抗値が大きい半導体基板９の抵抗成分
を保護ダイオードの直列抵抗として介在させない
ように配慮したものである。実験によると、N+
型埋込層６と、P+型埋込層８との対向間隔Ｘは、
サージ吸収効果からみて、6μ〜30μに設定するこ
とが好しい。
によつて作られた半導体装置の断面構造図であ
る。第１図の従来例とは、N+型埋込層６が、P+
型埋込層８に分離酸化膜の下に沿つて自在に延長
してあることで相違する。即ち本発明の半導体装
置は、比抵抗値が大きい半導体基板９の抵抗成分
を保護ダイオードの直列抵抗として介在させない
ように配慮したものである。実験によると、N+
型埋込層６と、P+型埋込層８との対向間隔Ｘは、
サージ吸収効果からみて、6μ〜30μに設定するこ
とが好しい。
なお、第２図はN+型埋込層６をP+型埋込層８
に近接させたものを例示したがこの形態に限定さ
れるものではなく、たとえば、第２図とは逆の形
態、即ちP+型埋込層８をN+型埋込層６に近接さ
せてもよく、さらには、両者の埋込層を配線３の
直下部付近で互いに近接させた構造のものでもよ
い。
に近接させたものを例示したがこの形態に限定さ
れるものではなく、たとえば、第２図とは逆の形
態、即ちP+型埋込層８をN+型埋込層６に近接さ
せてもよく、さらには、両者の埋込層を配線３の
直下部付近で互いに近接させた構造のものでもよ
い。
発明の効果
以上に述べたように、本発明の半導体装置は、
サージ吸収用の保護ダイオードの電極間に他の配
線を設けなければならない場合であつても、保護
ダイオードの２つの電極下に形成されたP+型埋
込層とN+型埋込層によつて保護ダイオードが形
成されて、サージ吸収効果を低減させることな
く、本来の保護ダイオードの機能を充分に発揮で
きるものである。
サージ吸収用の保護ダイオードの電極間に他の配
線を設けなければならない場合であつても、保護
ダイオードの２つの電極下に形成されたP+型埋
込層とN+型埋込層によつて保護ダイオードが形
成されて、サージ吸収効果を低減させることな
く、本来の保護ダイオードの機能を充分に発揮で
きるものである。
第１図は酸化膜分離法によつて作られた従来の
保護ダイオードを示す断面構造図、第２図は本発
明の一実施例を用いた保護ダイオードの断面構造
図を示す。 １……アノード電極、２……カソード電極、３
……配線、４……分離酸化膜、５……N+型拡散
層、６……N+型埋込層、７……P+型拡散層、８
……P+型埋込層、９……Ｐ型半導体基板。
保護ダイオードを示す断面構造図、第２図は本発
明の一実施例を用いた保護ダイオードの断面構造
図を示す。 １……アノード電極、２……カソード電極、３
……配線、４……分離酸化膜、５……N+型拡散
層、６……N+型埋込層、７……P+型拡散層、８
……P+型埋込層、９……Ｐ型半導体基板。
Claims (1)
- １ 一導電型の半導体基板上に形成された同半導
体基板とは逆導電型の半導体層が分離用酸化膜で
包囲されて島領域が形成され、二箇所の前記島領
域の表面に保護ダイオードの一方と他方の電極が
配置され、前記保護ダイオードの一方の電極下の
前記半導体層に一導電型の第１のコンタクト領域
が、同第１のコンタクト領域の下側に前記半導体
層と前記半導体基板にまたがつて一導電型の第１
の埋込層が形成され、前記保護ダイオードの他方
の電極下の前記半導体層に逆導電型の第２のコン
タクト領域が、同第２のコンタクト領域の下側に
前記半導体層と前記半導体基板にまたがつて逆導
電型の第２の埋込層が形成され、さらに前記第１
と第２埋込層の少なくとも一方が前記分離用酸化
膜の下に自在に延長して形成され、前記第１と第
２の埋込層との間隔が前記保護ダイオードの一方
と他方の電極間隔よりも近接されていることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217240A JPS59106161A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57217240A JPS59106161A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59106161A JPS59106161A (ja) | 1984-06-19 |
| JPH0516193B2 true JPH0516193B2 (ja) | 1993-03-03 |
Family
ID=16701043
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57217240A Granted JPS59106161A (ja) | 1982-12-10 | 1982-12-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106161A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS504555A (ja) * | 1973-05-18 | 1975-01-17 | ||
| JPS5429587A (en) * | 1977-08-10 | 1979-03-05 | Hitachi Ltd | Semiconductor device |
-
1982
- 1982-12-10 JP JP57217240A patent/JPS59106161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59106161A (ja) | 1984-06-19 |
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