JPH0516215B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパケツト通信システムにおけるパケツ
トバツフア装置に関する。

〔従来の技術〕

パケツト通信システムでは、通信装置間におけ
るデータパケツトの授受をパケツトバツフアを介
して行うことにより、通信装置を非同期に、すな
わち独立のクロツクで動作させることができ、ク
ロツク障害に対するシステム全体の信頼性を向上
させることができる。

このパケツトバツフアにはリング構成にしたも
のが多く用いられていて、リング構成のバツフア
ではデータ書込み回路とデータ読出し回路とがバ
ツフアに対してそれぞれ独立したアドレスポイン
タを持ち、独立にそれぞれパケツトの書込み、読
出しの動作を行う。リング構成のバツフアのアク
セスアドレスには論理的に終端がなく、物理的な
最終アドレスの次に物理的な先頭アドレスが読
く。これによりバツフアメモリの全体を有効に利
用することができる。

このようにパケツトの書込み回路と読出し回路
とが独立に動作するバツフア装置においては、バ
ツフアメモリのオーバフローおよびアンダーフロ
ーを避けるため、パケツトの書込み回路と読出し
回路との間にフロー制御のための交信機構を設け
る必要がある。従来のバツフア装置ではこうした
フロー制御機能を実現するために主として以下の
）または）に示すような方法を採つている。
）バツフアに対するパケツトの書込み回路の書
込みアドレスとパケツトの読出し回路の読出しア
ドレスとを直接比較する方式。但し、非同期的に
動作する２つのレジスタを常時比較することは困
難であることから、双方の回路において１パケツ
トを処理した時点におけるアドレスを別々のレジ
スタに保持してその値を比較し、両者が一致して
いるときにバツフアが空であることを示すエンプ
テイ信号をパケツトの読出し回路に、また書込み
アドレスが読出しアドレスから予め定められた距
離より近づいたときに閉塞信号をパケツトの書込
み回路に伝達する方式。

）バツフア内のパケツト数を示すカウンタを
設置し、パケツトの書込み時に加算、パケツトの
読出し時に減算し、バツフア内パケツト数が０で
あることを示すゼロ信号をパケツトの読出し回路
に、またバツフア内パケツト数が予め定められた
値を越えたことを示す閉塞信号をパケツトの書込
み回路に伝達する方式。

〔発明が解決しようとする問題点〕

しかしながら、このようにパケツトの書込み回
路と読出し回路とが独立に動作するバツフア装置
においては両回路が直接結合されないため、バツ
フア内のデータ、書込みまたは読出しポインタ、
あるいは制御用カウンタのどれか一つに偶発的な
誤りが生じた場合に、その障害を検出して元の状
態に復旧させることが困難である。そこで間接的
な障害検出手段としては、読出されたパケツトの
長さをカウントし、正常なパケツトの最大長を越
えた場合に異常状態と判定する方法があるが、バ
ツフア内のデータエラーによつて２つのパケツト
が連結し、かつ連結されたパケツトの全長が正常
なパケツト長の最大長を越えない場合には異常状
態は検出されない。

また、前述）のアドレス比較による方式で
は、パケツトの書込みアドレスレジスタに保持さ
れたアドレスのデータがエラーした場合、アドレ
ス比較によりパケツトの読出し回路を停止させる
点が失われ、暴走する可能性がある。

さらにまた、前述）のパケツト数カウンタを
用いた方式では、カウンタのエラーまたはバツフ
ア内のデータのエラーにより、カウンタの値とバ
ツフア内に蓄積されたバケツトの数との間に矛盾
が生じる可能性がある。パケツトの読出し回路が
バツフア内のパケツトを全て読出したにも拘らず
カウンタが０にならない場合には、読出し回路は
パケツトの読出しを停止せず、ときにはバツフア
に書かれている古いデータを読出すことがある
が、前述の間接的な障害検出手段では確実に障害
を検出することはできない。また、読出し回路が
バツフア内の全てのパケツトを読出す前にカウン
タが０になつた場合には、読出し回路はパケツト
の読出しを停止するが、障害状態は検出されな
い。

このように異常状態を確実に検出できないバツ
フア管理手段では、信頼性の高いバツフア装置を
実現することができないと云う問題点を有してい
る。

本発明の目的は、偶発的な誤りを確実に検出
し、正常状態に復旧することのできる信頼性の高
いパケツトバツフア装置を提供することにある。

〔問題点を解決するための手段〕

本発明のパケツトバツフア装置は、パケツトを
一時的に蓄積するリング構成のバツフアメモリ
と、外部から到着したパケツトを前記バツフアメ
モリに書込み、一つのパケツトの書込みが終了し
たときに書込み終了パルスを出力し、最後にパケ
ツトの書込みが終了したときの最終アドレスを保
持して出力するパケツト書込み回路と、前記バツ
フアメモリからパケツトを読出して外部に送出
し、一つのパケツトの読出しが終了したときに読
出し終了パルスを出力し、最終にパケツトの読出
しが終了したときの最終アドレスを保持して出力
するパケツト読出し回路と、前記書込み終了パル
スにより加算され、前記読出し終了パルスにより
減算されるアツプダウンカウンタを有し、このカ
ウンタの内容が０であることを示すゼロ信号を前
記パケツト読出し回路に出力するカウンタ回路
と、前記最後にパケツトの書込みが終了したとき
の最終アドレスから前記最後にパケツトの読出し
が終了したときの最終アドレスをモジユロ引算
し、その演算結果が０であることを示すアドレス
一致信号を出力し、この演算結果が予め設定され
た閾値を下回つたとき閉塞信号を前記パケツト書
込み回路に出力するアドレス比較回路と、前記ゼ
ロ信号が出力されたときに前記アドレス一致信号
を検査し、この検査結果に不一致をみたとき前記
パケツト書込み回路と前記パケツト読出し回路と
カウンタ回路とにリセツト信号を送出する一致信
号検査回路とを有して構成される。

〔作用〕

第１図は本発明によるパケツトバツフア装置の
構成を示したブロツク図である。第１図におい
て、１１はリング構成のバツフアメモリ、１２は
カウンタ回路、１３はアドレス比較回路、１４は
パケツト書込み回路、１５はパケツト読出し回
路、１６は一致信号検査回路、１７は外部からパ
ケツトが入来する端子、１８は外部へパケツトを
を送出する端子を示す。

端子１７から１つのパケツトが入来すると、パ
ケツト書込み回路１４はバツフアメモリ１１に書
込みを行い、書込みが終了した時点で書込みアド
レスをラツチしてアドレス比較回路１３へ伝達す
るとともにカウンタ回路１２へ書込み終了パルス
を与える。パケツト読出し回路１５はカウンタ回
路１２からカウンタの値が０のとき入力される信
号をモニターし、この信号がオフのときにバツフ
アメモリ１１からのパケツトの読出しを開始し、
読出したデータを端子１８へ送出する。またパケ
ツト読出し回路１５は１つのパケツトの読出しを
完了した時点で読出しアドレスをラツチしてアド
レス比較回路１３へ伝達するとともに、カウンタ
回路１２へ読出し終了パルスを与える。

本構成においてカウンタ回路１２は、パケツト
の書込み終了時に加算（＋１）、パケツトの読出
し終了時に減算（−１）されるので、正常動作時
には常にバツフアメモリ１１内のパケツト数を示
している。カウンタの内容が０のときには、カウ
ンタ回路１２はパケツト読出し装置１５へゼロ信
号を出力し、パケツトの読出動作を停止させる。
一方、アドレス比較回路１３は常にパケツト書込
み回路１４から入力される最終の書込みアドレス
と、パケツト読出し回路１５から入力される最終
の読出しアドレスとの距離を測定しており、書込
みアドレスから読出しアドレスまでの距離が、ア
ドレス比較回路の内部に格納されている予め設定
された値よりも接近した場合には、閉塞信号をパ
ケツト書込み回路１４へ出力し、パケツトの書込
み動作を停止させる。

以上のように、正常動作時にはパケツト書込み
回路にゼロ信号を、またパケツト読出し回路１５
に閉塞信号を与えることにより、バツフアメモリ
１１に対する書込み・読出しフロー制御を実現す
ることができる。ところで、正常動作時にはバツ
フアメモリ１１内に蓄積されているパケツト数と
カウンタ回路１２の内容とが一致しているため、
カウンタ回路１２の内容が０、すなわちゼロ信号
が一致信号検査回路１６に与えられているときに
は、バツフアメモリ１１内にはパケツトが存在せ
ず、最終の書込みアドレスと最終の読出しアドレ
スとが一致し、アドレス比較回路１３からアドレ
ス一致信号が一致信号検査回路１６に与えられて
いるはずである。逆にバツフア内のデータ、書込
みまたは読出しポインタ、あるいは制御用カウン
タのどれか一つに偶発的な誤りが発生し、バツフ
アメモリ１１とカウンタ回路１２との間に矛盾が
生じた場合には、カウンタ回路１２の内容が０と
なりゼロ信号が一致信号検査回路１６に与えられ
たときに、最終の書込みアドレスと最終の読出し
アドレスとが一致せず、アドレス一致信号が検出
されない。そこで一致信号検査回路１６ではゼロ
信号がオンのときアドレス一致信号を検査するこ
とにより障害状態を検知し、リセツト信号をパケ
ツト書込み回路１４、パケツト読出し回路１５、
およびカウンタ回路１２に帰還することができ
る。リセツト信号によりカウンタ回路１２をリセ
ツトし、パケツト書込み回路１４の書込みアドレ
スポインタのパケツト読出し回路１５の読出しア
ドレスポインタを初期化すれば、正常状態に復旧
させることができる。

〔実施例〕

以下、第１図に示した本発明のパケツトバツフ
ア装置の主要回路の実施例について図面を参照し
て説明する。

第２図はアドレス比較回路１３の一実施例のブ
ロツク図である。第２図において、２１はモジユ
ロ引算回路、２２は引算回路、２３はゼロ判定回
路、２４は固定レジスタ、２５はパケツト書込み
回路１４から書込みアドレスデータを入力する端
子、２６はパケツト読出し回路１５から読出しア
ドレスデータを入力する端子、２７はゼロ判定回
路の出力をアドレス一致信号として一致信号検査
回路１６へ伝達する端子、２８は引算回路２２の
演算結果の符号ビツトの出力を閉塞信号としてパ
ケツト書込み回路１４へ伝達する端子を示す。

モジユロ引算回路２１は、端子２６を介してパ
ケツト読出し回路１４から与えられる読出しアド
レスデータから、端子２５を介してパケツト書込
み回路１５から与えられる書込みアドレスデータ
を差し引く引算回路で、演算結果が負の場合には
バツフアメモリ１１の物理的なアドレス空間長を
加え、バツフアメモリ１１上における２つのアド
レス間の論理的な距離を算出し、引算回路２２お
よびゼロ判定回路２３にその結果を出力する。引
算回路２２は、モジユロ引算回路２１出力から固
定レジスタ２４に格納された値を差し引く符号付
き引算を行い、その符号ビツトを端子２８へ出力
する。ゼロ判定回路２３はモジユロ引算回路２１
の出力が０であるときにオンを、０でないときに
オフを端子２７に出力する。

第３図はカウンタ回路１２の一実施例のブロツ
ク図である。第３図において、３１はカウンタ、
３２はゼロ判定回路、３３はパケツト書込み回路
１４から書込み終了パルスを入力する端子、３４
はパケツト読出し回路１５から読出し終了パルス
を入力する端子、３５はゼロ判定回路３２の出力
をパケツト読出し回路および一致信号検査回路１
６へ出力する端子、３６は一致信号検査回路１６
から入来するリセツト信号を入力する端子を示
す。

カウンタ３１は、端子３３から入力するパルス
で加算し、端子３４から入力するパルスで減算す
るアツプダウン・カウンタで、その内容をゼロ判
定回路３２へ出力する。またカウンタ３１は端子
３６を介して一致信号検査回路１６から入来する
リセツト信号によりリセツトされる。ゼロ判定回
路３２はカウンタ３１の出力が０であるときにオ
ンを、０でないときにオフを端子３５に出力す
る。

第４図は一致信号検査回路１６の一実施例を表
すブロツク図である。第４図において、４１は
AND回路、４２はNOT回路、４３はアドレス比
較回路１３から入来する信号を入力する端子、４
４はカウンタ回路１２から入来するアドレス一致
信号を入力する端子、４５はAND回路４１の出
力をリセツト信号としてアドレス比較回路１３、
パケツト書込み装置１４、パケツト読出し装置１
５に帰還する端子を示す。

〔発明の効果〕

本発明によれば、バツフアメモリ内に蓄積され
たパケツト数を計数するカウンタと、バツフアに
対する書込みアドレスポインタと読出しアドレス
ポインタとを比較する回路とを具備し、カウンタ
から出力されるゼロ信号とアドレス比較回路から
出力されるアドレス一致信号とを比較することに
より、偶然に生じる誤りを確実に検査することが
でき信頼性の高いバツフア装置を提供できる効果
がある。

【図面の簡単な説明】

第１図は本発明によるパケツトバツフア装置の
構成を示したブロツク図、第２図は第１図のアド
レス比較回路の一実施例のブロツク図、第３図は
第１図のカウンタ回路の一実施例のブロツク図、
第４図は第１図の一致信号検査回路の一実施例の
ブロツク図である。 １１…バツフアメモリ、１２…カウンタ回路、
１３…アドレス比較回路、１４…パケツト書込み
回路、１５…パケツト読出し回路、１６…一致信
号検査回路、２１…モジユロ引算回路、２２…引
算回路、２３，２３…ゼロ判定回路、２４…固定
レジスタ、３１…カウンタ。

Claims (1)

【特許請求の範囲】
1. １ パケツトを一時的に蓄積するリング構成のバ
   ツフアメモリと、外部から到着したパケツトを前
   記バツフアメモリに書込み、一つのパケツトの書
   込みが終了したときに書き込み終了パルスを出力
   し、最後にパケツトの書込みが終了したときの最
   終アドレスを保持して出力するパケツト書込み回
   路と、前記バツフアメモリからパケツトを読出し
   て外部に送出し、一つのパケツトの読出しが終了
   したときに読出し終了パルスを出力し、最終にパ
   ケツトの読出しが終了したときの最終アドレスを
   保持して出力するパケツト読出し回路と、前記書
   込み終了パルスにより加算され、前記読出し終了
   パルスにより減算されるアツプダウンカウンタを
   有し、このカウンタの内容が０であることを示す
   ゼロ信号を前記パケツト読出し回路に出力するカ
   ウンタ回路と、前記最後にパケツトの書込みが終
   了したときの最終アドレスから前記最後にパケツ
   ト読出しが終了したときの最終アドレスを減算
   し、その演算結果が０であることを示すアドレス
   一致信号を出力し、この演算結果が予め設定され
   た閾値を下回つたとき閉塞信号を前記パケツト書
   込み回路に出力するアドレス比較回路と、前記ゼ
   ロ信号が出力されたときに前記アドレス一致信号
   を検査し、この検査結果に不一致をみたとき前記
   パケツト書込み回路と前記パケツト読出し回路と
   前記カウンタ回路とにリセツト信号を送出する一
   致信号検査回路とを有することを特徴とするパケ
   ツトバツフア装置。