JPH01149643A - パケットバッファ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケット通信システムにおけるパケットバッフ
ァ装置に関する。

〔従来の技術〕

パケット通信システムでは、通信装置間におけるデータ
パケットの授受をパケットバッファを介して行うことに
より、通信装置を非同期に、すなわち独立のクロックで
動作させることができ、クロック障害に対するシステム
全体の信頼性を向上させることができる。

このパケットバッファにはリング構成にしたものが多く
用いられていて、リング構成のバッファではデータ書込
み回路とデータ読出し回路とがバッファに対してそれぞ
れ独立したアドレスポインタを持ち、独立にそれぞれパ
ケットの書込み、読出しの動作を行う、リング構成のバ
ッファのアクセスアドレスには論理的に終端がなく、物
理的な最終アドレスの次に物理的な先頭アドレスが続く
。これによりバッファメモリの全体を有効に利用するこ
とができる。

このようにパケットの書込み回路と読出し回路とが独立
に動作するバッファ装置においては、バッファメモリの
オーバフローおよびアンダーフローを避けるため、パケ
ットの書込み回路と読出し回路との間にフロー制御のた
めの交信機構を設ける必要がある。従来のバッファ装置
ではこうしたフロー制御機能を実現するために主として
以下のｉ）またはｉｉ）に示すような方法を採っている
。ｉ）バッファに対するパケットの書込み回路の書込み
アドレスとパケットの読出し回路の読出しアドレスとを
直接比較する方式。但し、非同期的に動作する２つのレ
ジスタを常時比較することは困難であることから、双方
の回路において１パケツトを処理した時点におけるアド
レスを別々のレジスタに保持してその値を比較し、両者
が一致しているときにバッファが空であることを示すエ
ンプティ信号をパケットの読出し回路に、また書込みア
ドレスが読出しアドレスから予め定められた距離より近
づいたときに閉塞信号をパケットの書込み回路に伝達す
る方式。

ｉｉ）バッファ内のパケット数を示すカウンタを設置し
、パケットの書込み時に加算、パケットの読出し時に減
算し、バッファ内パケット数が０であることを示すゼロ
信号をパケットの読出し回路に、またバッファ内パケッ
ト数が予め定められた値を越えたことを示す閉塞信号を
パケットの書込み回路に伝達する方式。

〔発明が解決しようとする問題点〕

しかしながら、このようにパケットの書込み回路と読出
し回路とが独立に動作するバッファ装置においては両回
路が直接結合されないため、バッファ内のデータ、書込
みまたは読出しポインタ、あるいは制御用カウンタのど
れか一つに偶発的な誤りが生じた場合に、その障害を検
出して元の状態に復旧させることが困難である。そこで
間接的な障害検出手段としては、読出されたパケットの
長さをカウントし、正常なパケットの最大炎を越えた場
合に異常状態と判定する方法があるが、バッファ内のデ
ータエラーによって２つのパケ・ットが連結し、かつ連
結されたパケットの全長が正常なパケット長の最大炎を
越えない場合には異常状態は検出されない。

また、前述ｉ）のアドレス比較による方式では、パケッ
トの書込みアドレスレジスタに保持されたアドレスのデ
ータがエラーした場合、アドレス比較によりパケットの
読出し回路を停止させる点が失われ、暴走する可能性が
ある。

さらにまた、前述ｉｔ）のパケット数カウンタを用いた
方式では、カウンタのエラーまたはバッファ内のデータ
のエラーにより、カウンタの値とバッファ内に蓄積され
たパケットの数との間に矛盾が生じる可能性がある。パ
ケットの読出し回路がバッファ内のパケットを全て読出
したにも拘らずカウンタが０にならない場合には、読出
し回路・はパケットの読出しを停止せず、ときにはバッ
ファに書かれている古いデータを読出すことがあるが、
前述の間接的な障害検出手段では確実に障害を検出する
ことはできない。また、読出し回路がバッファ内の全て
のパケットを読出す前にカウンタがＯになった場合には
、読出し回路はパケットの読出しを停止するが、障害状
態は検出されない。

このように異常状態を確実に検出できないバッファ管理
手段では、信頼性の高いバッファ装置を実現することが
できないと云う問題点を有している。

本発明の目的は、偶発的な誤りを確実に検出し、正常状
態に復旧することのできる信頼性の高いパケットバッフ
ァ装置を提供することにある。

〔問題点を解決するための手段〕

本発明のパケットバッファ装置は、パケットを一時的に
蓄積するリング構成のバッファメモリと、外部から到着
したパケットを前記バッファメモリに書込み、一つのパ
ケットの書込みが終了したときに書込み終了パルスを出
力し、最後にパケットの書込みが終了したときの最終ア
ドレスを保持して出力するパケット書込み回路と、前記
バッファメモリからパケットを読出して外部に送出し、
一つのパケットの読出しが終了したときに読出し終了パ
ルスを出力し、最終にパケットの読出しが終了したとき
の最終アドレスを保持して出力するパケット読出し回路
と、前記書込み終了パルスにより加算され、前記読出し
終了パルスにより減算されるアップダウンカウンタを有
し、このカウンタの内容が０であることを示すゼロ信号
を前記パケット読出し回路に出力するカウンタ回路と、
前記最後にパケットの書込みが終了したときの最終アド
レスから前記最後にパケットの読出しが終了したときの
最終アドレスをモジュロ引算し、その演算結果が０であ
ることを示すアドレス一致信号を出力し、この演算結果
が予め設定された閾値を下回ったとき閉塞信号を前記パ
ケット書込み回路に出力するアドレス比較回路と、前記
ゼロ信号が出力されたときに前記アドレス一致信号を検
査し、この検査結果に不一致をみたとき前記パケット書
込み回路と前記パケット読出し回路とカウンタ回路とに
リセット信号を送出する一致信号検査回路とを有して構
成される。

〔作用〕

第１図は本発明によるパケットバッファ装置の構成を示
したブロック図である。第１図において、１１はリング
構成のバッファメモリ、１２はカウンタ回路、１３はア
ドレス比較回路、１４はパケット書込み回路、１５はパ
ケット読出し回路、１６は一致信号検査回路、１７は外
部からパケットが入来する端子、１８は外部へパケット
を送出する端子を示す。

端子１７から１つのパケットが入来すると、パケット書
込み回路１４はバッファメモリ１１に書込みを行い、書
込みが終了した時点で書込みアドレスをラッチしてアド
レス比較回路１３へ伝達するとともにカウンタ回路１２
へ書込み終了パルスを与える。パケット読出し回路１５
はカウンタ回路１２からカウンタの値が０のとき入力さ
れる信号をモニターし、この信号がオフのときにバッフ
ァメモリ１１からのパケットの読出しを開始し、読出し
たデータを端子１８へ送出する。またパケット読出し回
路１５は１つのパケットの読出しを完了した時点で読出
しアドレスをラッチしてアドレス比較回路１３へ伝達す
るとともに、カウンタ回路１２八読出し終了パルスを与
える。

本構成においてカウンタ回路１２は、パケットの書込み
終了時に加算（＋１）、パケットの読出し終了時に減算
（−１）されるので、正常動作時には常にバッファメモ
リ１１内のパケット数を示している。カウンタの内容が
０のときには、カウンタ回路１２はパケット読出し装置
１５ヘゼロ信号を出力し、パケットの読出動作を停止さ
せる。

一方、アドレス比較回路１３は常にパケット書込み回路
１４から入力される最終の書込みアドレスと、パケット
読出し回路１５から入力される最終の読出しアドレスと
の距離を測定しており、書込みアドレスから読出しアド
レスまでの距離が、アドレス比較回路の内部に格納され
ている予め設定された値よりも接近した場合には、閉塞
信号をパケット書込み回路１４へ出力し、パケットの書
込み動作を停止させる。

以上のように、正常動作時にはパケット書込み回路にゼ
ロ信号を、またパケット読出し回路１５に閉塞信号を与
えることにより、バッファメモ７す１１に対する書込み
・読出しのフロー制御を実現することができる。ところ
で、正常動作時にはバッファメモリ１１内に蓄積されて
いるパケット数とカウンタ回路１２の内容とが一致して
いるため、カウンタ回路１２の内容が０、すなわちゼロ
信号が一致信号検査回路１６に与えられているときには
、バッファメモリ１１内にはパケットが存在せず、最終
の書込みアドレスと最終の読出しアドレスとが一致し、
アドレス比較回路１３がらアドレス一致信号が一致信号
検査回路１６に与えられているはずである。逆にバッフ
ァ内のデータ、書込みまたは読出しポインタ、あるいは
制御用カウンタのどれか一つに偶発的な誤りが発生し、
バッファメモリ１１とカウンタ回路１２との間に矛盾が
生じた場合には、カウンタ回路１２の内容が０となりゼ
ロ信号が一致信号検査回路１６に与えられたときに、最
終の書込みアドレスと最終の読出しアドレスとが一致せ
ず、アドレス一致信号が検出されない。そこで一致信号
検査回路１６ではゼロ信号がオンのときアドレス一致信
号を検査することにより障害状態を検知し、リセット信
号をパケット書込み回路１４、パケット読出し回路１５
、およびカウンタ回路１２に帰還することができる。リ
セット信号によりカウンタ回路１２をリセットし、パケ
ット書込み回路１４の書込みアドレスポインタのパケッ
ト読出し回路１５の読出しアドレスポインタを初期化す
れば、正常状態に復旧させることができる。

〔実施例〕

以下、第１図に示した本発明のパケットバッファ装置の
主要回路の実施例について図面を参照して説明する。

第２図はアドレス比較回路１３の一実施例のブロック図
である。第２図において、２１はモジュロ引算回路、２
２は引算回路、２３はゼロ判定回路、２４は固定レジス
タ、２５はパケット書込み回路１４から書込みアドレス
データを入力する端子、２６はパケット読出し回路１５
から読出しアドレスデータを入力する端子、２７はゼロ
判定回路の出力をアドレス一致信号として一致信号検査
回路１６へ伝達する端子、２８は引算回路２２の演算結
果の符号ビットの出力を閉塞信号としてパケット書込み
回路１４へ伝達する端子を示す。

モジュロ引算回路２１は、端子２６を介してパケット読
出し回路１４から与えられる読出しアドレスデータから
、端子２５を介してパケット書込み回路１５から与えら
れる書込みアドレスデータを差し引く引算回路で、演算
結果が負の場合にはバッファメモリ１１の物理的なアド
レス空間長を加え、バッファメモリ１１上における２つ
のアドレス間の論理的な距離を算出し、引算回路２２お
よびゼロ判定回路２３にその結果を出力する。引算回路
２２は、モジュロ引算回路２１出力から固定レジスタ２
４に格納された値を差し引く符号付き引算を行い、その
符号ビットを端子２８へ出力する。ゼロ判定回路２３は
モジュロ引算回路２１の出力が０であるときにオンを、
０でないときにオフを端子２７に出力する。

第３図はカウンタ回路１２の一実施例のブロック図であ
る。第３図において、３１はカウンタ、３２はゼロ判定
回路、３３はパケット書込み回路１４から書込み終了パ
ルスを入力する端子、３４はパケット読出し回路１５か
ら読出し終了パルスを入力する端子、３５はゼロ判定回
路３２の出力をパケット読出し回路および一致信号検査
回路１６へ出力する端子、３６は一致信号検査回路１６
から入来するリセット信号を入力する端子を示す。

カウンタ３１は、端子３３から入力するパルスで加算し
、端子３４から入力するパルスで減算するアップダウン
・カウンタで、その内容をゼロ判定回路３２へ出力する
。またカウンタ３１は端子３６を介して一致信号検査回
路１６から入来するリセット信号によりリセットされる
。ゼロ判定回路３２はカウンタ３１の出力がＯであると
きにオンを、Ｏでないときにオフを端子３５に出力する
。

第４図は一致信号検査回路１６の一実施例を表すブロッ
ク図である。第４図において、４１はＡＮＤ回路、４２
はＮＯＴ回路、４３はアドレス比較回路１３から°入来
する信号を入力する１子、４４はカウンタ回路１２から
入来するアドレス一致信号を入力する端子、４５はＡＮ
Ｄ回路４１の出力をリセット信号としてアドレス比較回
路１３、パケット書込み装置１４、パケット読出し装置
１５に帰還する端子を示す。

〔発明の効果〕

本発明によれば、バッファメモリ内に蓄積されたパケッ
ト数を計数するカウンタと、バッファに対する書込みア
ドレスポインタと読出しアドレスポインタとを比較する
回路とを具備し、カウンタから出力されるゼロ信号とア
・ドレス比較回路から出力されるアドレス一致信号とを
比較することにより、偶然に生じる誤りを確実に検査す
ることができ信頼性の高いバッファ装置を提供できる効
果がある。

【図面の簡単な説明】

第１図は本発明によるパケットバッファ装置の構成を示
したブロック図、第２図は第１図のアドレス比較回路の
一実施例のブロック図、第３図は第１図のカウンタ回路
の一実施例のブロック図、第４図は第１図の一致信号検
査回路の一実施例のブロック図である。 １１・・・バッファメモリ、１２・・・カウンタ回路、
１３・・・アドレス比較回路、１４・・・パケット書込
み回路、１５・・・パケット読出し回路、１６・・・一
致信号検査回路、２１・・・モジュロ引算回路、２２・
・・引算回路、２３．２３・・・ゼロ判定回路、２４・
・・固定レジスタ、３１・・・カウンタ。

Claims (1)

【特許請求の範囲】
1. 　パケットを一時的に蓄積するリング構成のバッファメ
   モリと、外部から到着したパケットを前記バッファメモ
   リに書込み、一つのパケットの書込みが終了したときに
   書き込み終了パルスを出力し、最後にパケットの書込み
   が終了したときの最終アドレスを保持して出力するパケ
   ット書込み回路と、前記バッファメモリからパケットを
   読出して外部に送出し、一つのパケットの読出しが終了
   したときに読出し終了パルスを出力し、最終にパケット
   の読出しが終了したときの最終アドレスを保持して出力
   するパケット読出し回路と、前記書込み終了パルスによ
   り加算され、前記読出し終了パルスにより減算されるア
   ップダウンカウンタを有し、このカウンタの内容が０で
   あることを示すゼロ信号を前記パケット読出し回路に出
   力するカウンタ回路と、前記最後にパケットの書込みが
   終了したときの最終アドレスから前記最後にパケットの
   読出しが終了したときの最終アドレスを減算し、その演
   算結果が０であることを示すアドレス一致信号を出力し
   、この演算結果が予め設定された閾値を下回ったとき閉
   塞信号を前記パケット書込み回路に出力するアドレス比
   較回路と、前記ゼロ信号が出力されたときに前記アドレ
   ス一致信号を検査し、この検査結果に不一致をみたとき
   前記パケット書込み回路と前記パケット読出し回路と前
   記カウンタ回路とにリセット信号を送出する一致信号検
   査回路とを有することを特徴とするパケットバッファ装
   置。