JPH06161796A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH06161796A JPH06161796A JP4309897A JP30989792A JPH06161796A JP H06161796 A JPH06161796 A JP H06161796A JP 4309897 A JP4309897 A JP 4309897A JP 30989792 A JP30989792 A JP 30989792A JP H06161796 A JPH06161796 A JP H06161796A
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Abstract
(57)【要約】
【目的】 障害に対する早期対策及び保守性の向上を可
能にする障害検出手段を有する情報処理装置を提供す
る。 【構成】 データ格納用メモリ２から読み出したデータ
を、エラービットの検出及びその訂正を行うＥＣＣ回路
４により検査し、エラー検出時には、エラー検出した時
点のビット位置をエラー情報格納用メモリ７に保持する
とともに、このときのデータ処理回路１からのデータ読
出指示回数を読出カウンタ５で計数して計数値を計数情
報格納用メモリ８に保持し、この計数値の差分によりエ
ラー発生の間隔とその頻度を知り得るようにした。
能にする障害検出手段を有する情報処理装置を提供す
る。 【構成】 データ格納用メモリ２から読み出したデータ
を、エラービットの検出及びその訂正を行うＥＣＣ回路
４により検査し、エラー検出時には、エラー検出した時
点のビット位置をエラー情報格納用メモリ７に保持する
とともに、このときのデータ処理回路１からのデータ読
出指示回数を読出カウンタ５で計数して計数値を計数情
報格納用メモリ８に保持し、この計数値の差分によりエ
ラー発生の間隔とその頻度を知り得るようにした。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、データ格納用メモリから読み出したデータビット
の障害を検出する手段を有する情報処理装置に関する。
特に、データ格納用メモリから読み出したデータビット
の障害を検出する手段を有する情報処理装置に関する。
【０００２】
【従来の技術】従来、データ格納用メモリと、このデー
タ格納用メモリにビット単位でデータ読出を指示し、読
み出されたデータの処理を行う回路と、読み出されたデ
ータビットのエラー検出及びその訂正が可能なＥＣＣ
（Error Checking and Correction ）回路とを有する情
報処理装置が知られている。
タ格納用メモリにビット単位でデータ読出を指示し、読
み出されたデータの処理を行う回路と、読み出されたデ
ータビットのエラー検出及びその訂正が可能なＥＣＣ
（Error Checking and Correction ）回路とを有する情
報処理装置が知られている。
【０００３】この種の情報処理装置では、エラー検出時
にＥＣＣ回路で当該エラービットの位置を表す情報のみ
を抽出し、これを障害情報として障害情報格納手段に格
納して障害箇所の探求や装置の評価等に利用していた。
にＥＣＣ回路で当該エラービットの位置を表す情報のみ
を抽出し、これを障害情報として障害情報格納手段に格
納して障害箇所の探求や装置の評価等に利用していた。
【０００４】
【発明が解決しようとする課題】このような従来の情報
処理装置では、エラービット位置及び障害発生回数を知
ることはできるが、各障害の発生間隔及び頻度について
は知ることができなかった。そのため、障害箇所の特定
や障害に対する早期対策が困難となり、改善が望まれて
いた。
処理装置では、エラービット位置及び障害発生回数を知
ることはできるが、各障害の発生間隔及び頻度について
は知ることができなかった。そのため、障害箇所の特定
や障害に対する早期対策が困難となり、改善が望まれて
いた。
【０００５】本発明は、かかる背景下になされたもの
で、障害発生間隔及び頻度の検出をも可能とする障害検
出手段を有する情報処理装置を提供することを目的とす
る。
で、障害発生間隔及び頻度の検出をも可能とする障害検
出手段を有する情報処理装置を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、データ格納用メモリと、このデータ格
納用メモリにビット単位でデータ読出を指示するデータ
読出指示手段と、該指示により読み出されたデータビッ
トの状態監視を行いエラー検出時には当該エラービット
の位置情報を出力するエラービット位置検出手段とを有
する情報処理装置において、前記データ読出指示手段か
ら出力される読出指示回数を累積計数して現在の計数情
報を逐次出力するデータ読出回数計数手段と、前記エラ
ービット位置検出手段がエラーを検出したときに当該エ
ラービットの位置情報とこのときの前記計数情報とを順
次対応させて格納する障害情報格納手段と設けた。
め、本発明では、データ格納用メモリと、このデータ格
納用メモリにビット単位でデータ読出を指示するデータ
読出指示手段と、該指示により読み出されたデータビッ
トの状態監視を行いエラー検出時には当該エラービット
の位置情報を出力するエラービット位置検出手段とを有
する情報処理装置において、前記データ読出指示手段か
ら出力される読出指示回数を累積計数して現在の計数情
報を逐次出力するデータ読出回数計数手段と、前記エラ
ービット位置検出手段がエラーを検出したときに当該エ
ラービットの位置情報とこのときの前記計数情報とを順
次対応させて格納する障害情報格納手段と設けた。
【０００７】上記構成において、前記エラービット位置
検出手段は、前述のＥＣＣ回路を有しており、前記デー
タ読出回数計数手段は、エラー検出毎に前記計数情報を
初期値に戻す初期化回路を有している。
検出手段は、前述のＥＣＣ回路を有しており、前記デー
タ読出回数計数手段は、エラー検出毎に前記計数情報を
初期値に戻す初期化回路を有している。
【０００８】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【０００９】図１は本発明の一実施例を示すブロック構
成図であり、１はデータ処理回路（データ読出指示手
段）、２はデータ格納用メモリ、３は検査ビット格納用
メモリ、４はＥＣＣ回路、５は読出カウンタ（データ読
出回数計数手段）、６はエラー制御回路、７はエラー情
報格納用メモリ、８は計数情報格納用メモリを表す。ま
た、ａは読出指示信号、ｂはエラービット表示信号、ｃ
はエラー書込指示信号、ｄは読出計数信号を表す。
成図であり、１はデータ処理回路（データ読出指示手
段）、２はデータ格納用メモリ、３は検査ビット格納用
メモリ、４はＥＣＣ回路、５は読出カウンタ（データ読
出回数計数手段）、６はエラー制御回路、７はエラー情
報格納用メモリ、８は計数情報格納用メモリを表す。ま
た、ａは読出指示信号、ｂはエラービット表示信号、ｃ
はエラー書込指示信号、ｄは読出計数信号を表す。
【００１０】データ処理回路１からデータ格納用メモリ
２のデータを読み出すときは、まず、データ処理回路１
がデータ格納用メモリ２及び検査ビット格納用メモリ３
に対して読出指示信号ａを出力する。この指示によりデ
ータ格納用メモリ２及び検査ビット格納用メモリ３から
データがビット単位で読み出され、ＥＣＣ回路４で逐次
検査され、ビットエラーが検出されれば訂正してデータ
処理回路１へ送る。
２のデータを読み出すときは、まず、データ処理回路１
がデータ格納用メモリ２及び検査ビット格納用メモリ３
に対して読出指示信号ａを出力する。この指示によりデ
ータ格納用メモリ２及び検査ビット格納用メモリ３から
データがビット単位で読み出され、ＥＣＣ回路４で逐次
検査され、ビットエラーが検出されれば訂正してデータ
処理回路１へ送る。
【００１１】読出カウンタ５では、読出指示信号ａによ
りデータ格納用メモリ２からデータを読み出した回数を
累積計数し、その計数値を表す読出計数信号（計数情
報）ａを計数情報格納用メモリ８へ送る。
りデータ格納用メモリ２からデータを読み出した回数を
累積計数し、その計数値を表す読出計数信号（計数情
報）ａを計数情報格納用メモリ８へ送る。
【００１２】更にＥＣＣ回路４から１ビットエラー検出
の有無、及び検査されたデータのうちのエラー検出され
たビット位置を表すエラービット表示信号（エラービッ
トの位置情報）ｂを取り出し、エラー制御回路６とエラ
ー情報格納用メモリ７へ送る。
の有無、及び検査されたデータのうちのエラー検出され
たビット位置を表すエラービット表示信号（エラービッ
トの位置情報）ｂを取り出し、エラー制御回路６とエラ
ー情報格納用メモリ７へ送る。
【００１３】エラー制御回路６では、読出指示信号ａと
エラービット表示信号ｂとを監視し、読出指示信号ａが
駆動中にエラービット表示信号ｂにエラーが表示される
と、エラー書込指示信号ｃを駆動し、このエラー書込指
示信号ｃによりエラー情報格納用メモリ７及び計数情報
格納用メモリ８に、夫々エラービット表示信号ｂ及び読
出計数信号ｄ上の情報を書き込む（障害情報格納手
段）。
エラービット表示信号ｂとを監視し、読出指示信号ａが
駆動中にエラービット表示信号ｂにエラーが表示される
と、エラー書込指示信号ｃを駆動し、このエラー書込指
示信号ｃによりエラー情報格納用メモリ７及び計数情報
格納用メモリ８に、夫々エラービット表示信号ｂ及び読
出計数信号ｄ上の情報を書き込む（障害情報格納手
段）。
【００１４】次に、上記構成において、エラー情報格納
用メモリ７及び計数情報格納用メモリ８に障害情報が書
き込まれる様子について図２を参照して説明する。
用メモリ７及び計数情報格納用メモリ８に障害情報が書
き込まれる様子について図２を参照して説明する。
【００１５】１回目のデータ読み出しでは、読出カウン
タ５が”１”にカウントアップされる。このとき、図示
の例ではＥＣＣ回路４による検査が正常であるため、エ
ラー情報格納用メモリ７及び計数情報格納用メモリ８へ
の書込は行われない。
タ５が”１”にカウントアップされる。このとき、図示
の例ではＥＣＣ回路４による検査が正常であるため、エ
ラー情報格納用メモリ７及び計数情報格納用メモリ８へ
の書込は行われない。
【００１６】２回目のデータ読み出しでは、読出計数回
路５が”２”にカウントアップされるが、ＥＣＣ回路４
による検査でエラーが検出されたため（ｎ1 ビット）、
エラー情報格納用メモリ７へはｎ1 ビットエラー、計数
情報格納用メモリ８へは計数値”２”が夫々図示のよう
に書き込まれる。
路５が”２”にカウントアップされるが、ＥＣＣ回路４
による検査でエラーが検出されたため（ｎ1 ビット）、
エラー情報格納用メモリ７へはｎ1 ビットエラー、計数
情報格納用メモリ８へは計数値”２”が夫々図示のよう
に書き込まれる。
【００１７】３回目、４回目のデータ読み出しでは、読
出カウンタ５の計数値が”３”、”４”とカウントアッ
プされ、ＥＣＣ回路４による検査が正常であるため、エ
ラー情報格納用メモリ７及び計数情報格納用メモリ８へ
の書込は行われない。
出カウンタ５の計数値が”３”、”４”とカウントアッ
プされ、ＥＣＣ回路４による検査が正常であるため、エ
ラー情報格納用メモリ７及び計数情報格納用メモリ８へ
の書込は行われない。
【００１８】５回目、６回目のデータ読み出しでは、読
出カウンタ５の計数値が”５”、”６”とカウントアッ
プされるが、ＥＣＣ回路４による検査でエラーが検出さ
れたため（ｎ2 ビット、ｎ3 ビット）、エラー情報格納
用メモリ７へはｎ2 ビットエラー、ｎ3 ビットエラー、
計数情報格納用メモリ８へは計数値”５”、”６”が夫
々書き込まれる。
出カウンタ５の計数値が”５”、”６”とカウントアッ
プされるが、ＥＣＣ回路４による検査でエラーが検出さ
れたため（ｎ2 ビット、ｎ3 ビット）、エラー情報格納
用メモリ７へはｎ2 ビットエラー、ｎ3 ビットエラー、
計数情報格納用メモリ８へは計数値”５”、”６”が夫
々書き込まれる。
【００１９】このように、エラー検出時点のビット位置
情報とそのときの読出指示回数を表す計数値とが夫々対
応して保持されるので、どのビット位置で、どの程度の
読出指示間隔及び頻度でエラーが発生しているかを知る
ことができる。
情報とそのときの読出指示回数を表す計数値とが夫々対
応して保持されるので、どのビット位置で、どの程度の
読出指示間隔及び頻度でエラーが発生しているかを知る
ことができる。
【００２０】図３は、上記実施例の変形に係る要部構成
図であり、読出カウンタ５に初期化回路３０を付加した
例を示している。
図であり、読出カウンタ５に初期化回路３０を付加した
例を示している。
【００２１】図１及び図３を参照して説明すると、この
初期化回路３０は、エラー書込指示信号ｃの駆動終了
後、即ちエラー情報格納用メモリ７及び計数情報格納用
メモリ８への書込終了後、初期化指示信号ｅを駆動して
読出カウンタ５の累積計数値を初期化する。その他の動
作については前述の場合と同様である。
初期化回路３０は、エラー書込指示信号ｃの駆動終了
後、即ちエラー情報格納用メモリ７及び計数情報格納用
メモリ８への書込終了後、初期化指示信号ｅを駆動して
読出カウンタ５の累積計数値を初期化する。その他の動
作については前述の場合と同様である。
【００２２】次に、初期化回路３０を付加したときのエ
ラー情報格納用メモリ７及び計数情報格納用メモリ８に
障害情報が書き込まれる様子を図４を参照して説明す
る。
ラー情報格納用メモリ７及び計数情報格納用メモリ８に
障害情報が書き込まれる様子を図４を参照して説明す
る。
【００２３】１回目のデータ読み出しでは、読出カウン
タ５の計数値が”１”にカウントアップされる。このと
き、図示の例ではＥＣＣ回路４による検査が正常である
ため、エラー情報格納用メモリ７及び計数情報格納用メ
モリ８への書込は行われない。
タ５の計数値が”１”にカウントアップされる。このと
き、図示の例ではＥＣＣ回路４による検査が正常である
ため、エラー情報格納用メモリ７及び計数情報格納用メ
モリ８への書込は行われない。
【００２４】２回目のデータ読み出しでは、読出カウン
タ５の計数値が”２”にカウントアップされるが、ＥＣ
Ｃ回路４による検査でエラーが検出されたため（ｎ1 ビ
ット）、エラー情報格納用メモリ７へはｎ1 ビットエラ
ー、計数情報格納用メモリ８へは計数値”２”が夫々書
き込まれ、その後、初期化回路３０により初期化指示信
号ｅが駆動されて読出計数回路５が初期化（計数値”
０”）される。
タ５の計数値が”２”にカウントアップされるが、ＥＣ
Ｃ回路４による検査でエラーが検出されたため（ｎ1 ビ
ット）、エラー情報格納用メモリ７へはｎ1 ビットエラ
ー、計数情報格納用メモリ８へは計数値”２”が夫々書
き込まれ、その後、初期化回路３０により初期化指示信
号ｅが駆動されて読出計数回路５が初期化（計数値”
０”）される。
【００２５】３回目、４回目のデータ読み出しでは、読
出計数回路５の計数値が”１”、”２”とカウントアッ
プされるが、ＥＣＣ回路４による検査が正常であるた
め、エラー情報格納用メモリ７及び計数情報格納用メモ
リ８への書込は行われない。
出計数回路５の計数値が”１”、”２”とカウントアッ
プされるが、ＥＣＣ回路４による検査が正常であるた
め、エラー情報格納用メモリ７及び計数情報格納用メモ
リ８への書込は行われない。
【００２６】５回目のデータ読み出しでは、読出計数回
路５が”３”にカウントアップされ、ＥＣＣ回路４よる
検査でエラーが検出されたため（ｎ2 ビット）、エラー
情報格納用メモリ７へはｎ2 ビットエラー、計数情報格
納用メモリ８へは計数値”３”が書き込まれ、その後、
初期化回路３０により初期化指示信号ｅが駆動されて読
出計数回路５が初期化（計数値”０”）される。
路５が”３”にカウントアップされ、ＥＣＣ回路４よる
検査でエラーが検出されたため（ｎ2 ビット）、エラー
情報格納用メモリ７へはｎ2 ビットエラー、計数情報格
納用メモリ８へは計数値”３”が書き込まれ、その後、
初期化回路３０により初期化指示信号ｅが駆動されて読
出計数回路５が初期化（計数値”０”）される。
【００２７】６回目のデータ読み出しでは、読出カウン
タ５の計数値が”１”にカウントアップされ、ＥＣＣ回
路４による検査でエラーが検出されたため（ｎ3 ビッ
ト）、エラー情報格納用メモリ７へはｎ3 ビットエラ
ー、計数情報格納用メモリ８へは計数値”１”が夫々書
き込まれ、その後、初期化回路３０により初期化指示信
号ｅが駆動されて読出計数回路５が初期化（計数値”
０”）される。
タ５の計数値が”１”にカウントアップされ、ＥＣＣ回
路４による検査でエラーが検出されたため（ｎ3 ビッ
ト）、エラー情報格納用メモリ７へはｎ3 ビットエラ
ー、計数情報格納用メモリ８へは計数値”１”が夫々書
き込まれ、その後、初期化回路３０により初期化指示信
号ｅが駆動されて読出計数回路５が初期化（計数値”
０”）される。
【００２８】このように、エラー検出時点のビット位置
情報の外、前回のエラー検出時点との間の累積計数値が
対応して保持されるので、この計数値を確認することで
読出指示間隔及び頻度を直ちに知ることができる。これ
により保守性が向上する。また、読出カウンタ５がエラ
ー検出毎に初期化されるから少ない容量で上記動作を実
現することができる。
情報の外、前回のエラー検出時点との間の累積計数値が
対応して保持されるので、この計数値を確認することで
読出指示間隔及び頻度を直ちに知ることができる。これ
により保守性が向上する。また、読出カウンタ５がエラ
ー検出毎に初期化されるから少ない容量で上記動作を実
現することができる。
【００２９】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、障害が発生した時点でのデータビット位置、障
害発生間隔及びその頻度を知ることができ、障害箇所の
特定とその早期対策が可能となる効果がある。本発明は
ＥＣＣ回路を有する情報処理装置のように、障害発生後
に自動復帰するような場合に特に有効な障害検出手段と
なり得、その評価も容易となる。
よれば、障害が発生した時点でのデータビット位置、障
害発生間隔及びその頻度を知ることができ、障害箇所の
特定とその早期対策が可能となる効果がある。本発明は
ＥＣＣ回路を有する情報処理装置のように、障害発生後
に自動復帰するような場合に特に有効な障害検出手段と
なり得、その評価も容易となる。
【００３０】また、データ指示回数計数手段に初期化回
路を付加し、エラー検出毎に計数値を初期化するように
したので、障害発生間隔の認識が容易となって保守性が
向上するとともに計数値保持手段の容量が節約できると
いう効果がある。
路を付加し、エラー検出毎に計数値を初期化するように
したので、障害発生間隔の認識が容易となって保守性が
向上するとともに計数値保持手段の容量が節約できると
いう効果がある。
【図１】本発明の一実施例に係る情報処理装置のブロッ
ク図。
ク図。
【図２】図１の構成において、データ読出及び検査後に
障害情報が書き込まれるまでの様子を示す説明図。
障害情報が書き込まれるまでの様子を示す説明図。
【図３】本発明の他の実施例で用いる初期化回路の説明
図。
図。
【図４】初期化回路を付加した場合の障害情報が書き込
まれるまでの様子を示す説明図。
まれるまでの様子を示す説明図。
１・・・データ処理回路 ２・・・データ格納用メモリ ３・・・検査ビット格納用メモリ ４・・・ＥＣＣ回路 ５・・・読出カウンタ ６・・・エラー制御回路 ７・・・エラー情報格納用メモリ ８・・・計数情報格納用メモリ ３０・・・初期化回路 ａ・・・読出指示信号 ｂ・・・エラービット表示信号 ｃ・・・エラー書込指示信号 ｄ・・・読出計数信号 ｅ・・・初期化指示信号
Claims (3)
- 【請求項１】 データ格納用メモリと、このデータ格納
用メモリにビット単位でデータ読出を指示するデータ読
出指示手段と、該指示により読み出されたデータビット
の状態監視を行いエラー検出時には当該エラービットの
位置情報を出力するエラービット位置検出手段とを有す
る情報処理装置において、 前記データ読出指示手段から出力される読出指示回数を
累積計数して現在の計数情報を逐次出力するデータ読出
回数計数手段と、 前記エラービット位置検出手段がエラーを検出したとき
に当該エラービットの位置情報とこのときの前記計数情
報とを順次対応させて格納する障害情報格納手段とを有
することを特徴とする情報処理装置。 - 【請求項２】 前記エラービット位置検出手段は、前記
エラービットの位置情報出力後に当該データビットを訂
正するＥＣＣ（Error Checking and Correction ）回路
を有することを特徴とする請求項１記載の情報処理装
置。 - 【請求項３】 前記データ読出回数計数手段は、更に、
エラー検出毎に前記計数情報を初期値に戻す初期化回路
を有することを特徴とする請求項１記載の情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309897A JPH06161796A (ja) | 1992-11-19 | 1992-11-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4309897A JPH06161796A (ja) | 1992-11-19 | 1992-11-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161796A true JPH06161796A (ja) | 1994-06-10 |
Family
ID=17998644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4309897A Withdrawn JPH06161796A (ja) | 1992-11-19 | 1992-11-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161796A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152011A (ja) * | 2015-02-19 | 2016-08-22 | ファナック株式会社 | 制御装置の故障予測システム |
| US12334170B2 (en) | 2022-07-04 | 2025-06-17 | Samsung Electronics Co., Ltd. | Operating and testing semiconductor devices |
-
1992
- 1992-11-19 JP JP4309897A patent/JPH06161796A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152011A (ja) * | 2015-02-19 | 2016-08-22 | ファナック株式会社 | 制御装置の故障予測システム |
| US9891975B2 (en) | 2015-02-19 | 2018-02-13 | Fanuc Corporation | Failure prediction system of controller |
| US12334170B2 (en) | 2022-07-04 | 2025-06-17 | Samsung Electronics Co., Ltd. | Operating and testing semiconductor devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000201 |