JPH05167453A - データ送信装置 - Google Patents

Abstract

(57)【要約】 【目的】 データ信号の論理レベルの変化点がずれた場
合であっても、データ信号を正しく変調する。 【構成】 クロック入力端子３１には所定周期のクロッ
ク信号が入力する。入力端子３２にはデータ信号が入力
する。送信中入力端子３３には送信中信号が入力する。
クロック信号はデータ信号生成用の基準クロックの８倍
の周波数である。信号開始検出部３４は送信中信号の開
始点を示す開始点信号を出力する。読込信号出力部３５
（変調クロック出力部３６）は開始点信号の入力に応じ
てデータ信号の論理レベルの変化点の中間点でデータ読
取信号を出力する。変調部３７はデータ読取信号に基づ
いてデータ信号を変調して送信出力信号として出力す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２進数直列伝送形式で
あるＮＲＺ符合で示されるデータ信号を、そのデータ信
号と同一の基準クロックで生成された送信中信号の入力
タイミング及びクロック信号の入力タイミングに基づい
て上記データ信号の極性に対応するように変化するマン
チェスタ符合で示される送信出力信号に変換して出力す
るデータ送信装置に関する。

【０００２】

【従来の技術】２進数で示されるデータ信号を直列伝送
する形式としては、ＮＲＺ（Non Return to Zero）符号
が知られている。このＮＲＺ符号とは、同一符号極性の
論理レベルが連続する間は、同一符号極性のパルス信号
を送出するもので、「１」が連続する場合は、「０」に
復帰しない符合化形式である。

【０００３】一方、２進数のデータ信号を直列伝送する
形式としては、マンチェスタ符合が知られている。この
マンチェスタ符合とは、データの論理「０」に対して例
えば負から正に反転する符合を割当てると共に、論理
「１」に対して正から負に反転する符合を割当てるもの
である。

【０００４】図４はＮＲＺ符合で示されるデータ信号か
らマンチェスタ符合で示される送信出力信号に変換して
出力するデータ送信装置の一例を概略的に示している。
この図４において、クロック入力端子１にはクロック信
号が入力し、入力端子２にはデータ信号が入力し、送信
中入力端子３には送信中信号が入力する。この送信中信
号は、データ信号生成用の基準クロックに基づいて生成
されるもので、データ信号の開始点（論理レベルの変化
開始点）で送信中入力端子３に入力されるようになって
いる。

【０００５】データ送信装置は、信号開始検出部４，同
期クロック発生部５及び変調部６から構成される。ここ
で、信号開始検出部４は、送信中入力端子３からの送信
中信号の開始点を検出して送信許可出力端子７からクロ
ック信号に同期した送信許可信号を出力する。同期クロ
ック発生部５は、信号開始検出部４から出力される開始
点信号に基づいて、常にローレベルから開始する同期ク
ロック信号を出力する。変調部６は、入力端子２に入力
するデータ信号をクロック信号に同期させて読込んで同
期データ信号を生成すると共に、その同期データ信号を
前記同期クロック信号で変調して出力端子８から送信出
力信号を出力する。

【０００６】図５にデータ送信装置の具体例を示す。こ
の図５において、第１のフリップフロップ回路９は、デ
ータ端子Ｄに送信中信号入力端子３から送信中信号を入
力した状態でクロック入力端子１からクロック信号を入
力したときは、正転出力端子Ｑａからクロック信号に同
期した開始点信号（ハイレベル）を出力する。

【０００７】第２のフリップフロップ回路１０は、デー
タ端子Ｄに第１のフリップフロップ回路９からの開始点
信号を入力した状態でクロック入力端子１からクロック
信号を入力したときは、正転出力端子Ｑａからクロック
信号に同期した同期送信中信号（ハイレベル）を出力す
る。第３のフリップフロップ回路１１は、データ端子Ｄ
に第２のフリップフロップ回路１０からの同期送信中信
号を入力した状態でクロック入力端子１からクロック信
号を入力したときは、正転出力端子Ｑａから送信許可信
号（ハイレベル）を送信許可出力端子７に出力する。論
理和回路１２は、開始点信号若しくは送信許可信号の出
力状態でハイレベル信号を同期クロック発生部６に出力
する。また、論理和回路１３は、開始点信号若しくは同
期送信中信号の出力状態でハイレベル信号を変調部６に
出力する。

【０００８】同期クロック発生部５において、論理積否
定回路１４は、論理和回路１２からハイレベル信号が出
力された状態で第４のフリップフロップ回路１５の正転
出力端子Ｑａから出力される信号レベルを反転した信号
を第４のフリップフロップ回路１５のデータ端子Ｄに出
力する。第４のフリップフロップ回路１５は、クロック
入力端子１からクロック信号を入力したときはデータ端
子Ｄに入力している信号レベルを正転出力端子Ｑａから
出力すると共に、その反転レベルを反転出力端子Ｑｂか
ら出力する。

【０００９】変調部６において、第５のフリップフロッ
プ回路１６は、データ端子Ｄから入力されるデータ信号
をクロック入力端子１からのクロック信号の入力に同期
させることにより同期データ信号を正転出力端子Ｑａか
ら出力する。論理積回路１７は、第４のフリップフロッ
プ回路１５からの同期クロック信号の非出力状態で第５
のフリップフロップ回路１６からの同期データ信号を出
力する。また、論理積回路１８は、第４のフリップフロ
ップ回路１５からの同期クロック信号の出力状態で第６
のフリップフロップ回路１９の反転出力端子Ｑｂからの
信号レベルを出力する。論理和回路２０は、論理積回路
１７若しくは論理積回路１８からの信号レベルを出力す
る。論理積回路２１は、信号開始検出部４の論理和回路
１３からの開始点信号若しくは同期送信中信号の出力状
態で論理和回路２０からの信号レベルを出力する。第６
のフリップフロップ回路１９は、クロック入力端子１か
らのクロック信号に同期させて論理積回路２１の出力レ
ベルを正転出力端子Ｑａから出力する。

【００１０】上記構成のものにおいて、データ信号が変
調されて送信される動作を図６を参照して説明する。ク
ロック信号がクロック入力端子１に入力し、ＮＲＺ符号
で示されるデータ信号が入力端子２に入力し、送信中信
号が送信中入力端子３に入力すると、第１のフリップフ
ロップ回路３から開始点信号がクロック信号に同期して
ａ点で立上がる。この開始点信号は信号開始検出部４の
出力となるもので、同期クロック発生部５の論理積否定
回路１４及び変調部６の論理積回路２１の一方の入力レ
ベルがハイレベルとなると共に第２のフリップフロップ
回路１０のデータ端子Ｄの入力レベルがハイレベルとな
る。これにより、図６のｂ点において同期送信中信号が
出力されると同時に第４のフリップフロップ回路１５か
らの同期クロック信号は立下り、送信出力信号は立上
る。ここで、同期クロック発生部５の第４のフリップフ
ロップ回路１５の反転出力端子Ｑｂからの出力は論理積
否定回路１４を介して反転されて自己のデータ端子Ｄに
入力するため、同期クロック信号はクロック信号の２分
周信号となる。また、論理積否定回路１４の何れか一方
の入力レベルがローレベルのときは第４のフリップフロ
ップ回路１５のデータ端子Ｄにはハイレベルが入力され
ているので、信号開始検出部４から開始点信号が同期ク
ロック発生部５に出力されていない状態、即ち停止時に
あっては第４のフリップフロップ回路１５の正転出力端
子Ｑａからの出力はハイレベルとなっている。そして、
信号開始検出部４から開始点信号が入力すると、論理積
否定回路１４の入力レベルが何れもハイレベルとなるの
で、その状態でクロック信号が入力して分周動作が開始
するので、同期クロック信号は常にローレベル（非出力
状態）から開始する。

【００１１】一方、入力端子２から入力されたデータ信
号はクロック信号で同期化されるので、第５のフリップ
フロップ回路１６からはクロック信号に同期した同期デ
ータ信号が出力される。

【００１２】また、信号開始検出部４から同期送信中信
号の非出力状態では、変調部６の論理積回路２１の一方
の入力レベルひいては出力レベルがローレベルとなって
いるので、第６のフリップフロップ回路１９の正転出力
端子Ｑａの出力レベルはローレベルとなっている。そし
て、同期送信中信号が出力されると、クロック信号に同
期して論理和回路２０からの出力レベルが正転出力端子
Ｑａから出力される。ここで、変調部６の論理積回路１
７，１８及び論理和回路２０で構成される回路部によ
り、論理和回路２０からは、同期クロック信号の非出力
状態（ローレベル状態）には同期データ信号の信号レベ
ルが出力され、同期クロック信号の出力状態（ハイレベ
ル時）には送信出力信号の反転信号が出力される。この
結果、第６のフリップフロップ回路１９の正転出力端子
Ｑａからは、同期クロック信号と同期データ信号との排
他的論理和出力である送信出力信号が出力される。しか
も、送信出力信号は、送信中信号により同期クロック信
号が分周出力されている区間のみ出力される。

【００１３】また、第３のフリップフロップ１１の正転
出力端子Ｑａからは、同期送信中信号の入力に基づいて
図６のｃ点で立上る送信許可信号が送信許可出力端子７
に出力されるので、送信許可信号をゲート信号として送
信出力信号を出力することにより、正常な送信中信号を
得ることができる。

【００１４】

【発明が解決しようとする課題】ところで、上記従来構
成のものでは、データ信号から同期データ信号を生成す
るためのクロック信号は、データ信号生成用の基準クロ
ックの２倍の周波数に設定されているので、開始点信号
に基づいてデータ信号の開始点（論理レベルの変化開始
点）からクロック信号の入力タイミングでデータ信号を
読取るにしても、基準クロックとクロック信号の位相が
同期していない以上、その読取タイミングが基準クロッ
クとクロック信号の位相のずれに応じて変動するという
事情がある（この場合、変動幅はクロック信号の１周期
分に相当）。このため、図７に示すように、基準クロッ
クとクロック信号との位相関係によっては、データ信号
の読取タイミングがデータ信号の論理レベルの変換点に
接近して設定されることがあり、このような状態で、デ
ータ信号の位相の波形が外乱により悪化して論理レベル
の変化点が正常タイミングから読取タイミング方向にず
れてしまったときには、データ信号を誤った論理レベル
で読取ってしまう虞がある。従って、このような場合
は、クロック信号に基づいてデータ信号から同期データ
信号を正しく生成することができず、データ信号の論理
レベルに対応しない送信出力信号を出力してしまうとい
う問題点があった。

【００１５】本発明は上記事情に鑑みてなされたもの
で、その目的は、クロック信号に基づいてＮＲＺ符号で
示されるデータ信号を変調することによりマンチェスタ
符号で示される送信出力信号を出力するものにおいて、
データ信号の波形が悪化して論理レベルの変換点が正常
タイミングから変化した場合であっても、データ信号生
成用の基準クロック信号とクロック信号との位相差にか
かわらず、データ信号を正常な送信出力信号に正しく変
調して出力することができるデータ送信装置を提供する
にある。

【００１６】

【課題を解決するための手段】本発明は、２進数直列伝
送形式であるＮＲＺ符合で示されるデータ信号を、その
データ信号と同一の基準クロックで生成された送信中信
号の入力タイミング及びクロック信号の入力タイミング
に基づいて上記データ信号の極性に対応するように変化
するマンチェスタ符合で示される送信出力信号に変換し
て出力するものであって、前記送信中信号の入力開始点
を検出して前記クロック信号に同期した開始点信号を出
力する信号開始検出部を設け、前記基準クロックの４倍
以上の周波数の前記クロック信号を基準とした分周信号
に基づいて前記開始点信号の出力開始タイミングから周
期的なデータ読込信号を出力する読込信号出力部を設
け、前記分周信号に基づいてデータ信号変調用の変調ク
ロック信号を出力する変調クロック出力部を設け、前記
データ読込信号に同期して前記データ信号を読込んで同
期データ信号を生成すると共にその同期データ信号を前
記変調クロック信号に基づいて送信出力信号に変調する
変調部を設けた上で、前記読込信号出力部を、前記デー
タ読込信号の出力タイミングが前記データ信号の論理レ
ベル変化点の中間点に設定したものである。

【００１７】

【作用】ＮＲＺ符号で示されるデータ信号が入力すると
共に、そのデータ信号と同一の基準クロックにて生成さ
れた送信中信号が入力すると、信号開始検出部は、送信
中信号の入力タイミングを検出してクロック信号に同期
して開始点信号を出力する。すると、読込信号出力部
は、クロック信号を基準とした分周信号に基づいて開始
点信号の出力開始タイミングから周期的なデータ読込信
号を出力する。また、変調クロック信号は、分周信号に
基づいてデータ信号変調用の変調クロック信号を出力す
る。そして、変調部は、データ読込信号の出力タイミン
グに基づいて前記データ信号を読込んで同期データ信号
を生成すると共に、その同期データ信号を変調クロック
信号に基づいて送信出力信号に変調して出力する。

【００１８】このとき、前記読込信号出力回路は、デー
タ読込信号を同期データ信号の論理レベル変化点の中間
点に出力するので、外乱によりデータ信号の論理レベル
が少々変動するにしても、送信出力信号はデータ信号の
論理レベルに正しく対応している。

【００１９】

【実施例】以下、本発明の一実施例を図１乃至図３を参
照して説明する。図２は全体の構成を概略的に示してい
る。この図２において、クロック入力端子３１にはクロ
ック信号が入力し、入力端子３２にはＮＲＺ符号で示さ
れるデータ信号が入力し、送信中入力端子３３には送信
中信号が入力する。ここで、データ信号及び送信中信号
は基準クロックに基づいて生成されるもので、送信中信
号はデータ信号の開始点（論理レベルの変化開始点）に
対応して入力するようになっている。この場合、データ
信号生成用の基準クロックはクロック入力端子３１に入
力するクロック信号と非同期である。

【００２０】データ送信装置は、信号開始検出部３４，
読込信号出力部３５，変調クロック出力部３６及び変調
部３７から構成されている。そして、信号開始検出部３
４は、送信中入力端子３３からの送信中信号及びクロッ
ク入力端子３１からのクロック信号に基づいて送信許可
信号を送信許可出力端子３８に出力すると共に開始点信
号を読込信号出力部３５に出力する。読込信号出力部３
５は、クロック入力端子３１からのクロック信号及び開
始点信号に基づいてデータ読込信号を信号開始検出部３
４及び変調部３７に出力する。変調クロック出力部３６
は、クロック入力端子３１からのクロック信号及びデー
タ読込信号に基づいて変調クロック信号を変調部３７に
出力する。変調部３７は、クロック入力端子３１からの
クロック信号，変調クロック出力部３６からの変調クロ
ック信号，読込信号出力部３５からのデータ読込信号に
基づいて入力端子３２に入力するデータ信号を変調して
送信出力信号として出力端子３９から出力する。

【００２１】以下、各回路の具体的構成を説明する。図
１は全体の論理回路図である。尚、本実施例では、読込
信号出力部３５は変調クロック出力部３６の機能を兼ね
備えている。また、クロック入力端子３１に入力するク
ロック信号としては、データ信号生成用の基準クロック
の８倍の周波数を用いた。

【００２２】信号開始検出部３４において、論理積回路
４０の入力端子は、送信中入力端子３３及び読取信号出
力部３５の論理積回路４１と接続されさている。論理積
回路４２の入力端子は、インバータ回路４３を介して読
取信号出力部３５の論理積回路４１と接続されていると
共に第１のフリップフロップ回路４４の正転出力端子Ｑ
と接続されている。論理和回路４５の入力端子は論理和
回路４０，４２の出力端子と接続されている。第１のフ
リップフロップ回路４４のデータ端子Ｄは論理和回路４
５の出力端子と接続され、クロック端子はクロック入力
端子３１と接続され、正転出力端子Ｑは送信許可出力端
子３８と接続されている。

【００２３】論理和回路４６の入力端子は送信中入力端
子３３及び第１のフリップフロップ回路４４の正転出力
端子Ｑと接続されている。論理積回路４７の入力端子
は、論理和回路４６の出力端子及び読込信号出力部３５
の論理積回路４１の出力端子と接続されている。論理積
回路４８の入力端子は、インバータ回路４９を介して読
込信号出力部３５の論理積回路４１の出力端子及び第２
のフリップフロップ回路５０の正転出力端子Ｑと接続さ
れている。論理和回路５１の入力端子は論理積回路４
７，４８の出力端子と接続されている。第２のフリップ
フロップ回路５０のデータ端子Ｄは論理和回路５１の出
力端子と接続され、クロック端子はクロック入力端子３
１と接続されている。

【００２４】論理和回路５２の入力端子は送信中入力端
子３３及び第２のフリップフロップ回路５０の正転出力
端子Ｑと接続されている。論理和回路５３の入力端子は
論理和回路５２の出力端子及び読込信号出力部３５の論
理積否定回路５４の出力端子と接続されている。

【００２５】読込信号出力部３５（変調クロック出力部
３６）において、論理積否定回路５５の入力端子は信号
開始検出部３４の論理和回路５３の出力端子及び第３の
フリップフロップ回路５６の正転出力端子Ｑと接続され
ている。第３のフリップフロップ回路５６のデータ端子
Ｄは論理積否定回路５５の出力端子と接続され、クロッ
ク端子はクロック入力端子３１と接続されている。

【００２６】論理積回路５７の入力端子はインバータ回
路５８を介して第３のフリップフロップ回路５６の正転
出力端子Ｑ及び第４のフリップフロップ回路５９の正転
出力端子Ｑと接続されている。論理積回路６０の入力端
子は、第３のフリップフロップ回路５６の正転出力端子
Ｑ及びインバータ回路６１を介して第４のフリップフロ
ップ回路５９の正転出力端子Ｑと接続されている。論理
和否定回路６２の入力端子は論理積回路５７，６０の出
力端子と接続されている。論理積否定回路６３の入力端
子は信号開始検出部３４の論理和回路５３の出力端子及
び論理和否定回路６２の出力端子と接続されている。第
４のフリップフロップ回路５９のデータ端子Ｄは論理積
否定回路６３の出力端子と接続され、クロック端子はク
ロック入力端子３１と接続されている。

【００２７】論理積否定回路６４の入力端子は第３のフ
リップフロップ回路５６の正転出力端子Ｑ及び第４のフ
リップフロップ回路５９の正転出力端子Ｑと接続されて
いる。論理積回路６５の入力端子は論理積否定回路６４
の出力端子及び第５のフリップフロップ回路６６の正転
出力端子Ｑと接続されている。論理積回路６７の入力端
子は第３のフリップフロップ回路５６の正転出力端子Ｑ
及び第４のフリップフロップ回路５９の正転出力端子Ｑ
及びインバータ回路６８を介して第５のフリップフロッ
プ回路６６の正転出力端子Ｑと接続されている。論理和
回路６９の入力端子は論理積回路６５，６７の正転出力
端子６７の出力端子と接続されている。論理積回路７０
の入力端子は信号開始検出部３４の論理和回路５３の出
力端子及び論理和回路６９の出力端子と接続されてい
る。第５のフリップフロップ回路６６のデータ端子Ｄは
論理積回路７０の出力端子と接続され、クロック端子は
クロック入力端子３１と接続されている。

【００２８】一方、論理積否定回路５４の入力端子は第
３のフリップフロップ５６，５９の各正転出力端子Ｑ及
びインバータ回路７１を介して第５のフリップフロップ
回路６６の正転出力端子Ｑと接続されている。論理積回
路４１の入力端子は第３のフリップフロップ回路５６，
第４のフリップフロップ回路５９，第５のフリップフロ
ップ回路６６の各正転出力端子Ｑと接続されている。

【００２９】変調部３７において、論理積回路７２の入
力端子は第６のフリップフロップ回路７３の正転出力端
子Ｑ及びインバータ回路７４を介して読込信号出力部３
５の論理積回路４１の出力端子と接続されている。論理
積回路７５の入力端子は読込信号出力部３５の論理積回
路４１の出力端子及び入力端子３２と接続されている。
論理和回路７６の入力端子は論理積回路７２，７５の出
力端子と接続されている。第６のフリップフロップ回路
７３のデータ端子Ｄは論理和回路７６の出力端子と接続
され、クロック端子はクロック入力端子３１と接続され
ている。

【００３０】論理積回路７７の入力端子は読込信号出力
部３５の第５のフリップフロップ回路６６の正転出力端
子Ｑ及びインバータ回路７８を介して第６のフリップフ
ロップ回路７３の正転出力端子Ｑと接続されている。論
理積回路７９の入力端子はインバータ回路８０を介して
第５のフリップフロップ回路６６の正転出力端子Ｑ及び
第６のフリップフロップ回路７３の正転出力端子Ｑと接
続されている。論理和回路８１の入力端子は論理積回路
７７，７９の出力端子と接続されている。論理積回路８
２の入力端子は論理和回路８１の出力端子及び信号開始
検出部３４の第１のフリップフロップ回路４４の正転出
力端子Ｑと接続されている。第７のフリップフロップ回
路８３のデータ端子Ｄは論理積回路８２の出力端子と接
続され、クロック端子はクロック入力端子３１と接続さ
れ、正転出力端子Ｑは出力端子３９と接続されている。

【００３１】ここで、上述のように構成された読込信号
出力部３５（変調クロック出力部３６）は３ビットの８
分周カウンタを構成している。これは、クロック信号の
周波数を、データ信号生成用の基準クロックの８倍に設
定しているためであり、４倍の周波数を用いた場合には
２ビットの４分周カウンタで構成する。従って、各信号
の出力タイミングを表している図３に示すように、第３
のフリップフロップ回路５６からはクロック信号を２分
周した第１分周信号（同図（ワ）参照）が出力され、第
４のフリップフロップ回路５９からはクロック信号を４
分周した第２分周信号（同図（カ）参照）が出力され、
第５のフリップフロップ回路６６からはクロック信号を
８分周した変調クロック信号（同図（ル）参照）が出力
されるようになっている。

【００３２】また、上述したように、クロック信号に対
して第１の分周信号は２分周信号，第２の分周信号は４
分周信号，変調クロック信号は８分周信号となるので、
第１，第２の分周信号及び変調クロック信号は、ａ点に
おける状態０（全ての信号レベルがローレベル）からｈ
点における状態７（全ての信号レベルがハイレベル）ま
での８通りの状態を取り得る。この場合、８分周カウン
タは開始点信号の非出力状態（ローレベル）でリセット
され、そのリセット状態でｄ点における状態３（第１，
第２の分周信号がハイレベル、変調クロック信号がロー
レベル）で停止している。さらに、送信中信号の非入力
状態（ローレベル状態）においては、各信号は図３に示
すような論理レベルとなっている。

【００３３】さて、ＮＲＺ符号で示されるデータ信号
（図３（ロ）参照）が入力端子３２に入力すると、その
データ信号の開始点に応じて送信中信号（同図（ハ）参
照）が送信中入力端子３３に入力する。そして、クロッ
ク信号（同図（イ）参照）の入力に同期して信号開始検
出部３４，読込信号検出部３５（変調クロック発生部３
６），変調部３７が動作するようになっている。

【００３４】つまり、送信中信号が送信中入力端子３３
に入力すると、信号開始検出部３４の論理和回路５２，
５３により構成された回路部から開始点信号（同図
（ホ）参照）が出力される。これにより、読込信号出力
部３５に構成された８分周カウンタはデータ信号の開始
点に合わせて起動してｄ点の状態４からｅ点の状態５に
遷移し、以後においては、データ信号の論理レベルの変
化点でｄ点の状態４からｅ点の状態５に遷移するそし
て、第１，第２の分周信号及び変調クロック信号がハイ
レベルとなると、読込信号出力部３５の論理積回路４１
の入力レベルが全てハイレベルとなるので、論理積回路
４１からデータ読込信号（図３（ヌ）参照）が出力され
る。このとき、データ読込信号が出力されるタイミング
は、データ信号の論理レベルの変化点である状態４の中
間点であるｈ点（状態７）である。従って、このデータ
読込信号を用いて変調部３７の第６のフリップフロップ
回路７３でデータ信号を読込んで同期データ信号（同図
（ト）参照）を生成すると共に、変調クロック信号及び
同期データ信号に基づいて第７のフリップフロップ回路
８３により送信出力信号（同図（チ）参照）を変調して
出力することができる。

【００３５】また、上述のようにして読込信号出力部３
５からデータ読込信号が出力されると、信号開始検出部
３４の第１のフリップフロップ回路４４は送信中信号を
読込んで同期データ信号と位相が同期した送信許可信号
（図３（ニ）参照）を出力する。また、読込信号出力部
３５からの変調クロック信号はデータ信号と同一の周波
数になるので、位相を合わせれば変調用に使用できる。
これは、８分周カウンタの起動時の状態を調整すること
により実現でき、ここでは論理積否定回路５４の入力条
件をｄの状態４に合わせている。そこで、変調部３７の
第７のフリップフロップ回路８３により同期データ信号
と変調クロック信号との排他的論理和を出力することに
より送信出力信号が得られる。

【００３６】要するに、上記構成のものによれば、デー
タ信号の読込タイミングをデータ信号の論理レベルの変
化点の中間点に設定したので、データ信号生成用の基準
クロックとクロック信号の位相のずれに応じてデータ信
号の読込タイミングが大きく変動してしまう従来例と違
って、外乱によりデータ信号の論理レベルの変化点が正
常なタイミングがずれた場合であっても、データ信号生
成用の基準クロックとクロック信号との位相差にかかわ
らず、データ信号の論理レベルに対応した送信出力信号
を得ることができる。

【００３７】

【発明の効果】以上の説明から明らかなように、本発明
のデータ送信装置は、読込信号出力回路を、前記読込信
号の出力タイミングを前記データ信号の論理レベル変化
点の中間点に設定したので、クロック信号に基づいてＮ
ＲＺ符号で示されるデータ信号を変調することによりマ
ンチェスタ符号で示される送信出力信号を出力するもの
において、データ信号の波形が悪化して論理レベルの変
換点が正常タイミングから変化した場合であっても、デ
ータ信号生成用の基準クロック信号とクロック信号との
位相差にかかわらず、データ信号を正常な送信出力信号
に変調して出力することができるという優れた効果を奏
する。

【図面の簡単な説明】

【図１】本発明の一実施例を示す全体の論理回路図

【図２】全体の構成を示す概略図

【図３】各信号のタイミングチャート

【図４】従来例を示す図２相当図

【図５】図１相当図

【図６】図３相当図

【図７】異常状態で示す図３相当図

【符号の説明】

３１はクロック入力端子、３２は入力端子、３３は送信
中入力端子、３４は信号開始検出部、３５は読込信号出
力部、３６は変調クロック出力部、３７は変調部、３９
は出力端子である。

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【手続補正書】

【提出日】平成４年１月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００１

【補正方法】変更

【補正内容】

【０００１】

【産業上の利用分野】本発明は、２進数直列伝送形式で
あるＮＲＺ符号で示されるデータ信号を、そのデータ信
号と同一の基準クロックで生成された送信中信号の入力
タイミング及びクロック信号の入力タイミングに基づい
て上記データ信号の極性に対応するように変化するマン
チェスタ符号で示される送信出力信号に変換して出力す
るデータ送信装置に関する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】２進数で示されるデータ信号を直列伝送
する形式としては、ＮＲＺ（Non Return to Zero）符号
が知られている。このＮＲＺ符号とは、同一符号極性の
論理レベルが連続する間は、同一符号極性のパルス信号
を送出するもので、「１」が連続する場合は、「０」に
復帰しない符号化形式である。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００３

【補正方法】変更

【補正内容】

【０００３】一方、２進数のデータ信号を直列伝送する
形式としては、マンチェスタ符号が知られている。この
マンチェスタ符号とは、データの論理「０」に対して例
えば負から正に反転する符号を割当てると共に、論理
「１」に対して正から負に反転する符号を割当てるもの
である。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】図４はＮＲＺ符号で示されるデータ信号か
らマンチェスタ符号で示される送信出力信号に変換して
出力するデータ送信装置の一例を概略的に示している。
この図４において、クロック入力端子１にはクロック信
号が入力し、入力端子２にはデータ信号が入力し、送信
中入力端子３には送信中信号が入力する。この送信中信
号は、データ信号生成用の基準クロックに基づいて生成
されるもので、データ信号の開始点（論理レベルの変化
開始点）で送信中入力端子３に入力されるようになって
いる。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】

【課題を解決するための手段】本発明は、２進数直列伝
送形式であるＮＲＺ符号で示されるデータ信号を、その
データ信号と同一の基準クロックで生成された送信中信
号の入力タイミング及びクロック信号の入力タイミング
に基づいて上記データ信号の極性に対応するように変化
するマンチェスタ符号で示される送信出力信号に変換し
て出力するものであって、前記送信中信号の入力開始点
を検出して前記クロック信号に同期した開始点信号を出
力する信号開始検出部を設け、前記基準クロックの４倍
以上の周波数の前記クロック信号を基準とした分周信号
に基づいて前記開始点信号の出力開始タイミングから周
期的なデータ読込信号を出力する読込信号出力部を設
け、前記分周信号に基づいてデータ信号変調用の変調ク
ロック信号を出力する変調クロック出力部を設け、前記
データ読込信号に同期して前記データ信号を読込んで同
期データ信号を生成すると共にその同期データ信号を前
記変調クロック信号に基づいて送信出力信号に変調する
変調部を設けた上で、前記読込信号出力部を、前記デー
タ読込信号の出力タイミングが前記データ信号の論理レ
ベル変化点の中間点に設定したものである。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ２進数直列伝送形式であるＮＲＺ符合で
   示されるデータ信号を、そのデータ信号と同一の基準ク
   ロックで生成された送信中信号の入力タイミング及びク
   ロック信号の入力タイミングに基づいて上記データ信号
   の極性に対応するように変化するマンチェスタ符合で示
   される送信出力信号に変換して出力するものであって、
   前記送信中信号の入力開始点を検出して前記クロック信
   号に同期した開始点信号を出力する信号開始検出部と、
   前記基準クロックの４倍以上の周波数の前記クロック信
   号を基準とした分周信号に基づいて前記開始点信号の出
   力開始タイミングから周期的なデータ読込信号を出力す
   る読込信号出力部と、前記分周信号に基づいてデータ信
   号変調用の変調クロック信号を出力する変調クロック出
   力部と、前記データ読込信号に同期して前記データ信号
   を読込んで同期データ信号を生成すると共にその同期デ
   ータ信号を前記変調クロック信号に基づいて送信出力信
   号に変調する変調部とを備え、前記読込信号出力部は、
   前記データ読込信号の出力タイミングが前記データ信号
   の論理レベル変化点の中間点に設定されていることを特
   徴とするデータ送信装置。