JPH05173890A - 携帯データキャリヤー用データ保護マイクロプロセッサー回路 - Google Patents

携帯データキャリヤー用データ保護マイクロプロセッサー回路

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JPH05173890A
JPH05173890A JP4114763A JP11476392A JPH05173890A JP H05173890 A JPH05173890 A JP H05173890A JP 4114763 A JP4114763 A JP 4114763A JP 11476392 A JP11476392 A JP 11476392A JP H05173890 A JPH05173890 A JP H05173890A
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memory
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Abstract

(57)【要約】 【目的】 携帯データキャリヤー用データ保護マイクロ
プロセッサーにおいて、ユーザープログラムの実行によ
る不法記憶領域へのアクセスを禁止する。 【構成】 比較器２１はアドレスレジスター１４と補助
レジスター２２の内容を比較し、アドレスレジスター内
のアドレス値が補助レジスター内のアドレスｗよりも小
さな場合、二次プログラムが不法記憶領域にアクセスし
ていると判断し、信号を出力する。また、比較器２３は
プログラムカウンターＰＣと補助レジスター２４の内容
を比較し、前記ＰＣの内容がレジスター２４内の値ｗと
等しいか、またはそれ以上の場合、二次プログラムが実
行中であるとして信号を出力する。比較器２１と２３の
双方から信号出力があると、ＡＮＤゲート２５はライン
２６を介して制御ユニット１１にリセット信号を出力
し、二次プログラムの実行を阻止する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はデータ保護マイクロプロ
セッサー回路に関するものであり、特にメモリー内に記
憶されたデータもしくはプログラムへのアクセスを禁止
するデータ保護マイクロプロセッサーに関するものであ
る。
【０００２】
【従来の技術】上記のタイプのマイクロプロセッサー回
路は、ＩＤカード、クレジットカード、転記カード(pos
ting card)など集積回路を備えたいわゆるチップカード
に広く使用されている。これらのマイクロプロセッサー
回路は適切なインターフェイスを介して上記のカードと
交信する支払モジュール(payment modules) などにも使
用することが可能である。
【０００３】本発明の理解を助けるため、カードにマイ
クロプロセッサー回路を用いた例について説明する。
【０００４】マイクロプロセッサーを備えたカードはド
イツ特許ＤＥ−ＯＳ ２７ ３８１１３において初めて
開示されている。このようなカードの利点の一つとして
カードの所有者の利用範囲が広がるという効果が挙げら
れる。集積回路あるいはカードの内部に埋設されたマイ
クロプロセッサーと、それに対応する記憶手段によりカ
ード自身で幅広くデータ処理を行うことが可能となる。
これに対し、磁気ストリップが添付されたカードでは例
えばデータ処理機能は全て外部で行う必要があった。
【０００５】このためカード製造業者は、例えば外部か
ら入力されたコードと記憶されているコードとを比較す
る手続きなどの基本機能を実行する常駐オペレーティン
グシステムを前記マイクロプロセッサーに装備すること
ができる。前記マイクロプロセッサーに付随した前記記
憶装置は、前記オペレーティングシステムだけではなく
特定のアプリケーションや、機密保護チェックなどに不
可欠で完全な保護が要求されるパラメーターなども記憶
している。
【０００６】対応プログラムを備えたオペレーティング
システムで起動させ、特定のインターフェスを定義し、
いわゆる二次プログラム用のメモリーまたはメモリー領
域を確保すればカードの応用範囲はさらに広がる。この
ため、カード製造業者は、独自の二次プログラムをプロ
グラムするためのメモリーまたは記憶領域をユーザー、
すなわちカード発行団体(card-issuing organization)
に提供している。当該団体は、オペレーティングシステ
ムとは無関係で特定の団体にのみ関連した二次プログラ
ムにおいて特定の演算を指定することができる。
【０００７】場合によっては、予備成形されたチップカ
ード内に独自の二次プログラムをプログラムするのは一
つの団体だけではなく、異なる複数の団体が各々独自の
プログラムをプログラムすることもある。
【０００８】いずれにせよ、前記オペレーティングシス
テムあるいは各二次プログラムの一部である保護に関す
るデータは無許可アクセスから保護されていることを理
解しておく必要がある。
【０００９】
【発明が解決しようとする課題】このように明示的にア
クセスが許可されたメモリー領域にのみ二次プログラム
のアクセスを行わせる回路の構成は簡略であることが望
ましい。
【００１０】本発明はこのような従来技術の有する課題
に鑑みなされたものであり、その目的はユーザプログラ
ムを実行しても不法記憶領域(illegal memory areas)へ
のアクセスを防ぐことが可能な保護回路を簡略な構成で
提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第一の実施態様に係るデータ保護回路は、
選択された特定のアドレスを監視する第一の手段と、マ
イクロプロセッサープログラムカウンターを監視する第
二の手段と、前記監視手段からの信号をリンクしてブロ
ック信号を生成する第三の手段とから構成されているこ
とを特徴とする。
【００１２】また、本発明の第二の実施態様に係るデー
タ保護回路は、二次プログラムを実行する作業マイクロ
プロセッサーと、当該作業プロセッサーの監視を行う保
護プロセッサーとから構成されていることを特徴として
いる。
【００１３】さらに、本発明の第三の実施態様に係るデ
ータ保護回路は、少なくとも一つの最上位を除いて全く
同一のアドレス空間を備え、自由にプログラム可能な記
憶領域を複数さらに有していることを特徴とする。
【００１４】
【作用および効果】本発明のデータ保護回路は以上のよ
うな構成をしており、前記第一の実施態様に係るデータ
保護回路においては、プログラムカウンタの読み取り値
を監視しているため前記保護回路は現在実行されている
ロードプログラムはどれであるかを常に監視することが
可能である。また、実行中の特定のプログラムに呼び出
されたアドレスを同時に監視している場合、記憶領域へ
の不法なアクセスに対しては例えば結合回路を介してリ
セット信号を前記マイクロプロセッサーに出力すること
により容易に対処できる。
【００１５】前記保護回路は実際のマイクロプロセッサ
ーからは分離されているが、マイクロプロセッサーを有
する(taking up) 集積回路上に設けるが好ましい。特定
のプログラムカウンター読み取り値およびアドレスに対
応する目標値を予め設定し、所望の記憶領域を特定のユ
ーザーには許可したり、不許可にしたり定義することが
できる。特定の記憶領域の読み取りまたは書き込みが選
択的にブロックされると、当然のことながら前記マイク
ロプロセッサーからの読み取り／書き込み信号は前記保
護回路内でも処理されることになる。
【００１６】また、前記第二の実施態様に係る本発明の
データ保護回路においては、前記作業プロセッサーは常
に保護プロセッサーの制御下にあるためリセット毎に動
作し、続く初期設定を実行する。特定の二次プログラム
を実行している前記作業プロセッサーが不法記憶領域に
アクセスしていることが前記保護プロセッサーによって
検出された場合、当該保護プロセッサーは作業プロセッ
サーのマスクされていない割り込み入力端かあるいはリ
セット入力端にブロック信号を出力する。
【００１７】前記保護プロセッサーは前記作業プロセッ
サーの各ステップを全て監視しているため、好ましいこ
とに前記作業プロセッサーよりも高いクロック周波数で
動作する。
【００１８】前記作業プロセッサーに対応するメモリー
内に複数の二次プログラムが記憶されている場合、前記
オペレーティングシステムだけでなく他の二次プログラ
ムへのアクセスも禁止する必要がある。このために必要
な基準値は、前記保護プロセッサーに対応するリミット
メモリー内に制限値として記憶されている。このメモリ
ーは前記保護プロセッサーに対応しており、監視中のア
ドレスや前記作業メモリーのプログラムカウンターの可
能内容に関する制限値を含んでいる。これらのメモリー
領域への前記作業プロセッサのアクセスは禁止されてい
る。
【００１９】記憶領域への無許可のアクセスが行われた
場合、翻訳可能な一連の命令だけを実行して二次プログ
ラムの実行を阻止する。次に、当該二次プログラムの命
令がオペレーティングシステムの制御に基づいて実行さ
れ、アクセスが許可されている領域でのみアクセスは行
われる。このように、前記マイクロプロセッサーのプロ
グラムカウンターは二次プログラムに制御されることが
ない。
【００２０】さらに、本発明の第三の実施態様によれ
ば、記憶領域のアドレス指定を行う前に当該記憶領域に
対応する特定の最上位が補助レジスターにロードされ
る。補助レジスターのデータ内容が変化すると常にブロ
ック信号が出力される。前記補助レジスターのロード操
作毎に前記マイクロプロセッサーは特定のユーザーを定
義する。このユーザーが不法記憶領域にアクセスし、こ
れに応じて前記補助レジスターの内容が変化した場合、
補助レジスターの内容を監視している前記保護回路はブ
ロック信号を発生する。
【００２１】
【実施例】以下、図面を用いながら本発明に係るデータ
保護マイクロプロセッサーの好適な実施例を説明する。
【００２２】図１は、視覚データ領域２、氏名ストライ
プ３、端子６を備え埋入されている集積回路５で構成さ
れたクレジットカード１などのデータキャリヤーの構造
を示している。ここで、コネクター接点６は二列に配置
されている。このようなカードの基本構造は十分に知ら
れているためその詳細な説明は省略する。さらに、この
ようなクレジットカードの使用形態やデータ処理方式も
周知である。コネクター接点６を介して例えば自動引出
し機などの端末とデータの交換が行われる。当該クレジ
ットカードの集積回路ではカードのユーザーに資格を付
与するのに必要な保護ルーチンなどを実行する。
【００２３】図２はクレジットカードに内蔵された状態
の集積回路の第一実施例を示している。マイクロプロセ
ッサー１０は制御ライン１８を経てメモリーアレイ３０
に接続された制御ユニット１１と、論理演算ユニット
（ＡＬＵ）１２と、レジスターファイル１３と、アドレ
スレジスター１４と、データレジスター１５とから構成
されている。前記レジスターファイル１３のレジスター
はプログラムカウンターとして機能し、該カウンターの
内容はメモリーアレイ３０に記憶されている二次プログ
ラムの命令を取り出すためにどのアドレスにアクセスす
るかを指定する。すなわち、この命令により前記メモリ
ーのいずれかのアドレスからデータ項目が読み出され
る。このため、次回の記憶領域へのアクセスの時にどの
アドレスにアクセスするかを指定するためのアドレスが
アドレスレジスター１４内に格納されている。このアド
レスは、バス１７を介してメモリーアレイ３０へと出力
される。前記メモリー３０への書き込みまたはメモリー
３０からの読み取りデータはデータバス１６を通ってデ
ータレジスター１５へと供給され、さらにデータレジス
ター１５からレジスターファイル１３のレジスターまで
送出される。
【００２４】メモリーアレイ３０には、図に示されてい
るように読み取り／書き込みメモリー（ＲＡＭ）３１
と、リードオンリメモリー（ＲＯＭ）３２と、Ｅ2 ＰＲ
ＯＭ３３から構成されている。これらの記憶領域３１、
３２、３３はオペレーティングシステム（ＢＳ）に含ま
れており、該オペレーティングシステムの一部には完全
な機密が要求される保護関連データが含まれている。図
２に示されている簡略な実施態様によりこのようなデー
タを保護するため、二次プログラムを用いたオペレーテ
ィングシステム（ＢＳ）全ての記憶領域３１、３２、３
３へのユーザーアクセスは阻止される。
【００２５】ユーザーのアクセスが可能であり、このた
め保護関連のデータは格納しない領域をオペレーティン
グシステム内に製造業者が設ける場合、保護が必要なオ
ペレーティングシステム内の残りのアドレスに以下に説
明する保護回路２０を使用する必要がある。前記オペレ
ーティングシステムの領域を二次プログラムでユーザー
がアクセスできるようにして、ルーチンすなわち入力さ
れた連番とオペレーティングシステム中に保護状態で格
納されている連番とを比較するためにユーザーは前記二
次プログラムを使用することができるためユーザーによ
る二次プログラムへの書き込みが容易になる。
【００２６】また、メモリーアレイ３０には二次プログ
ラム用記憶領域３４が備えられている。この二次プログ
ラムはカードの製造業者とは異なる団体がロードするこ
とができる。このため、ユーザーがロードした二次プロ
グラムは記憶領域のｗからｘまでの位置を占めており、
一方前記オペレーティングシステムは記憶領域の０から
ｗ−１までの位置を占有していることになる。
【００２７】前記二次プログラムは、カードの所有者が
要求したサービスすなわち預金の引き出しなどがカード
所有者の預金残高に応じて許可できるか否かを確認する
ための特別ルーチンとデータから構成されている。カー
ドの所有者がカードを機械に挿入した後、当該機械とマ
イクロプロセッサー１０との間でデータの交換が行われ
る。オペレーティングシステムで特定のルーチンを起動
および実行すると、記憶領域３４に格納されている二次
プログラム、例えばアドレスｗに設定されているレジス
ターファイル１３内のプログラムカウンターＰＣがさら
に演算を実行する。この結果、記憶領域３４の第一記憶
位置内に格納されている二次プログラムの命令が呼び出
される。
【００２８】二次プログラムが記憶領域３１、３２、３
３内のアドレスにアクセスするのを防ぐため、本発明に
係る保護回路２０が配設されている。この保護回路はま
たマイクロプロセッサー１０、メモリーアレイ３０にも
設けられている。これら全ての部品はワンチップ集積回
路として構成されている。
【００２９】保護回路２０は第一比較器２１、第一補助
レジスター（ＨＲＩ）２２、第二比較器２３、第二補助
レジスター（ＨＲＩＩ）２４、ＡＮＤゲート２５、該Ａ
ＮＤゲート２５とマイクロプロセッサー１０の制御回路
１１とを結ぶ出力ライン２６とから構成されている。
【００３０】前記比較器２１ではアドレスレジスター１
４と補助レジスター２２の内容を比較し、他方比較器２
３ではプログラムカウンターと補助レジスター２４の内
容を比較する。
【００３１】前記補助レジスター２２、２４の内容は配
線論理内で製造業者が予めプログラムすることができ
る。さらに、マイクロプロセッサーの初期設定の過程で
オペレーティングシステムを用いて保護状態のメモリー
からこの内容を補助レジスターへとロードすることもで
きる。
【００３２】記憶領域３４内の二次プログラムの開始を
行うアドレスｗを補助レジスター２２にロードする。同
様に値ｗも補助レジスター２４に記憶されている。前記
アドレスレジスター１４内に格納されているアドレスが
補助レジスター２２内に格納されているアドレスｗより
も小さいな場合、（つまり、二次プログラムが０からｗ
−１までの不法記憶位置にアクセスしている場合）、前
記比較器２１は信号を出力する。また、レジスターファ
イル１３のプログラムカウンターＰＣの内容が補助レジ
スター２４に格納されている値ｗに等しいかもしくはそ
れ以上である場合は、比較器２３が信号を出力する。後
者の場合、二次プログラムが実行されていることにな
る。
【００３３】比較器２１と２３の双方が信号を出力する
場合は、二次プログラムが実行中であり、また当該二次
プログラムのアドレス空間の外にある不法アドレスがア
クセスされていることになる。この時、ＡＮＤゲート２
５はライン２６を介して制御ユニット１１にリセット信
号などを出力し、その後の二次プログラムの実行は阻止
される。
【００３４】読み取りまたは書き込み動作を選択的に阻
止するため、マイクロプロセッサーからの読み取り／書
き込み信号は保護回路２０（ライン２７参照）でも処理
される。
【００３５】図２に示した実施例のその他の態様とし
て、異なるユーザーがロードする二次プログラム用記憶
領域がさらに存在している場合補助レジスターに対応す
る比較器をさらに追加することができる。
【００３６】図３には本発明の第二実施例が図示されて
いる。メモリーアレイ（ＰＲＯＭ）１３０に対応した作
業プロセッサー１１０は実質的には図２のメモリーアレ
イ３０に対応したマイクロプロセッサー１０と機能は同
じである。
【００３７】ここで、前記保護回路は二次プロセッサ
ー、すなわち固有のメモリーアレイ１５０を備えた保護
プロセッサー１２０である。
【００３８】演算クロック信号Ｃ１は保護プロセッサー
１２０の動作スピードを決定する。前記タイミング信号
の周波数は分周回路１４０によりｎ分周され、前記分周
回路１４０からの出力信号が入力される作業プロセッサ
ー１１０は保護プロセッサー１２０のわずか１／ｎの速
度で動作することになる。
【００３９】前記保護プロセッサー１２０には、不法記
憶領域への二次プログラムのアクセスが検出されると前
記作業プロセッサー１１０にリセット信号を出力する制
御ユニット１２１が設けられている。このような検出を
行うため、作業プロセッサー１１０とメモリーアレイ１
３０とを結ぶアドレスライン１１７および制御ライン１
１８の監視が行われており、さらに前記作業プロセッサ
ーのプログラムカウンター（ＰＣ）も監視されている。
二次プログラム毎にアドレスバス１１７上のデータと前
記プログラムカウンターＰＣの内容の双方を特定の制限
値と比較する。
【００４０】前記作業プロセッサー１１０用のメモリー
アレイ１３０にはユーザーＩ，ユーザーＩＩと符された
異なるユーザー用の記憶領域が複数設けられている。上
述したように、これらの二次プログラムはカード製造業
者とは異なる団体が独自にロードする。メモリーアレイ
１３０の記憶領域１３４、１３５、１３６は不揮発性メ
モリー（例えば、Ｅ2 ＰＲＯＭ）などで構成するのが好
ましい。
【００４１】初期化の後に特定の二次プログラム、例え
ばユーザーＩの記憶領域１３４内に格納されているプロ
グラムを作業プロセッサー１１０が実行する場合、保護
プロセッサー１２０は特定アドレス信号およびプログラ
ムカウンターを当該ユーザー用の対応制限値とを比較す
る。これらの制限値は保護プロセッサー１２０のオペレ
ーティングシステムの一部としてメモリーアレイ１５０
内に格納されている。ユーザーＩの二次プログラムなど
を実行する場合、プログラムカウンターＰＣの内容は特
定の範囲の値のみを網羅することになる。また、アドレ
スバス１１７上のアドレスはこの範囲の値とのみ対応し
ていなくてはならない。アドレスと値との間に相違があ
る場合、前記プロセッサー１２０は作業プロセッサー１
１０にリセット信号を出力し、二次プログラムの実行を
阻止する。
【００４２】図４には本発明の第三の実施例が示されて
おり、この実施例によればマイクロプロセッサー２１０
に対応しているオペレーティングシステムメモリー２３
１は記憶領域２３４、２３５、２３６とは隔てられて配
設されている。これらの記憶領域は異なる三人のユーザ
ーのための二次プログラムを取り出しを行う。マイクロ
プロセッサー２１０とメモリーすなわち記憶領域２３
４、２３５、２３６の間はアドレスバス、制御バスで結
ばれている。
【００４３】前記（ＰＲＯＭ）記憶領域２３４、２３
５、２３６へアクセスするためのアドレス空間は例えば
１６ビットから成っており、現在のアクセスはどのメモ
リーまたは記憶領域になされているのかを最上位の２ビ
ットが指定する。全体としては、前記最上位の２ビット
で四つのメモリーまたは記憶領域（００、０１、１０、
１１）を選択できる。
【００４４】二次プログラムを実行する前に、例えばユ
ーザー固有の変数で制御されるオペレーティングシステ
ムから本実施例の場合２ビットからなる値が保護回路２
２０内の第一の補助レジスタ２２２（ＨＲＩ）に入力さ
れる。例えば、メモリー２３４内の二次プログラムが実
行され、またこのメモリーが最上位の前記２ビットの位
置に”０１”のビットの組み合わせからなるアドレスを
有している場合、値”０１”がメモリーレジスタ２２２
内に記憶される。
【００４５】二次プログラムを実行した当初、すなわち
第一アドレス指定時にはアドレスレジスタの最上位の二
つの位置がアドレスバスを経て第二補助レジスタ（ＨＲ
ＩＩ）２２３内にロードされ、補助レジスタ２２２と２
２３の内容を比較する比較器２２１はマイクロプロセッ
サーからの対応制御信号で起動される。補助プログラム
２２２の内容が補助レジスタ２２３の内容と一致する場
合、第二プログラムは対応するアドレススペース（記憶
領域２３４）内でのみ動作していることになる。異なる
アドレスがアクセスされた場合、前記アドレス信号の最
上位二つの位置が変化し、前記補助レジスタ２２３の内
容も変化する。このような変化は、比較器で検出され、
ライン２２６を介してマイクロプロセッサー２１０にリ
セット信号が出力される。
【図面の簡単な説明】
【図１】集積回路を備えたデータキャリヤーの概略図
【図２】マイクロプロセッサー、メモリー、ブロック回
路を備えたデータキャリヤー用集積回路のブロック図
【図３】作業プロセッサー、保護プロセッサおよび対応
メモリーを備えたデータキャリヤー用集積回路のブロッ
ク図
【図４】マイクロプロセッサー、メモリー、ブロック回
路を備えたデータキャリヤー用集積回路のブロック図
【符号の説明】
１０ マイクロプロセッサー １１ 制御ユニット １２ 論理演算ユニット １３ レジスターファイル １４ アドレスレジスター １５ データレジスター １６ データバス １７ 制御ユニット １８ 制御ライン ２０ 保護回路 ２１ 第一比較器 ２２ 第一補助レジスター ２３ 第二比較器 ２４ 第二補助レジスター ２５ ＡＮＤゲート ２６ 出力ライン ３０ メモリーアレイ ３１、３２、３３、３４ 記憶領域 １１０ 作業プロセッサー １１７ アドレスバス １１８ 制御ライン １２０ 保護プロセッサー １２１ 制御ユニット １３０ メモリーアレイ １３４、１３５、１３６ 記憶領域 １４０ 分周器 ２１０ マイクロプロセッサー ２２０ 保護回路 ２２１ 比較器 ２２２ 第一補助レジスター ２２３ 第二補助レジスター ２３１ オペレーティングシステムメモリー ２３４、２３５、２３６ 記憶領域

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサーが少なくとも一個
    と、システム作動用メモリーと、二次プログラム毎に個
    別に自由なプログラムが可能な少なくとも一つのメモリ
    ーとから構成されており、メモリーの中に記憶されたデ
    ータあるいはプログラムへのアクセスを禁止するデータ
    保護マイクロプロセッサー回路において、特定の有効ア
    ドレスを監視する第一の手段と、マイクロプロセッサー
    プログラムカウンタの特定の内容を監視する第二の手段
    と、前記監視手段からの信号をリンクしてブロック信号
    を発生する第三の手段とを備えていることを特徴とする
    データ保護マイクロプロセッサー回路。
  2. 【請求項２】 前記第一、第二および第三の手段から構
    成されている保護回路は前記マイクロプロセッサーを有
    する回路上の配線論理内に設けられていることを特徴と
    する請求項１記載のデータ保護マイクロプロセッサー回
    路。
  3. 【請求項３】 前記監視手段の各々は補助レジスタと比
    較器から構成されており、前記補助レジスタはアドレス
    用目標値(setpoints) とプログラムカウンタ読取り値(p
    rogram counter readings)を有しており、また前記比較
    器は補助レジスタとマイクロプロセッサーのプログラム
    カウンタまたはアドレスレジスタに各々接続されている
    ことを特徴とする請求項１または２記載のデータ保護マ
    イクロプロセッサー回路。
  4. 【請求項４】 前記リンク手段は、前記比較器の出力端
    に接続されているＡＮＤゲートであることを特徴とする
    請求項１または２記載のデータ保護マイクロプロセッサ
    ー回路。
  5. 【請求項５】 前記目標値はアクセスすることができな
    いオペレーティングシステムの領域内に保持されてお
    り、前記マイクロプロセッサーの初期設定の過程で前記
    補助レジスタへとロードされることを特徴とする請求項
    １〜４のいずれか一項記載のデータ保護マイクロプロセ
    ッサー回路。
  6. 【請求項６】 前記リンク手段からの前記ブロック信号
    は前記マイクロプロセッサーの割込み入力(interrupt i
    nput) 端に接続されていることを特徴とする請求項１〜
    ５のいずれか一項記載のデータ保護マイクロプロセッサ
    ー回路。
  7. 【請求項７】 前記リンク手段からの前記ブロック信号
    は前記マイクロプロセッサーのリセット入力端に接続さ
    れていることを特徴とする請求項１〜６のいずれか一項
    記載のデータ保護マイクロプロセッサー回路。
  8. 【請求項８】 前記保護回路は保護プロセッサーと称す
    る第二マイクロプロセッサーであることを特徴とする請
    求項１または２記載のデータ保護マイクロプロセッサー
    回路。
  9. 【請求項９】 前記保護プロセッサーと、前記二次プロ
    グラムの制御を行う作業プロセッサーと呼ばれる前記マ
    イクロプロセッサーは同じ集積回路上に設けられている
    ことを特徴とする請求項１〜８のいずれか一項記載のデ
    ータ保護マイクロプロセッサー回路。
  10. 【請求項１０】 前記保護プロセッサーは前記作業プロ
    セッサーよりも高いクロック周波数で動作することを特
    徴とする請求項１〜９のいずれか一項記載のデータ保護
    マイクロプロセッサー回路。
  11. 【請求項１１】 前記保護プロセッサーはリミットメモ
    リーに接続されており、当該リミットメモリーには監視
    アドレスと前記作業プロセッサーのプログラムカウンタ
    ーの可能内容(possible contents) に関する制限値が記
    憶されており、当該メモリーには前記作業プロセッサー
    はアクセスできないことを特徴とする請求項１〜１０の
    いずれか一項記載のデータ保護マイクロプロセッサー回
    路。
  12. 【請求項１２】 マイクロプロセッサーが少なくとも一
    個と、オペレーティングシステム用メモリーと、二次プ
    ログラム毎で個別に自由なプログラムが可能なメモリー
    を少なくとも一つ備えており、メモリー内に記憶された
    データもしくはプログラムへのアクセスを禁止するデー
    タ保護マイクロプロセッサー回路において、少なくとも
    最上位一つを除いてアドレス空間が同一である自由にプ
    ログラム可能な複数のメモリー領域と、メモリー領域を
    アドレス指定する前にメモリー領域に対応している特定
    の最上位がロードされる補助レジスタとから構成されて
    おり、前記補助レジスタの内容に変化が生じるとブロッ
    ク信号が出力されることを特徴とするデータ保護マイク
    ロプロセッサー回路。
  13. 【請求項１３】 前記アドレスバスの最上位が単数また
    は複数個、比較器に接続された二個の補助レジスタにロ
    ードされることを特徴とする請求項１２記載のデータ保
    護マイクロプロセッサー回路。
  14. 【請求項１４】 前記マイクロプロセッサーからの読み
    取り／書き込み信号を前記保護回路内で処理し、読み取
    りまたは書き込みを選択的にブロックすることを特徴と
    する請求項１〜１３記載のデータ保護マイクロプロセッ
    サー回路。
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