JPH05175355A - 半導体実装薄膜基板 - Google Patents
半導体実装薄膜基板Info
- Publication number
- JPH05175355A JPH05175355A JP3343055A JP34305591A JPH05175355A JP H05175355 A JPH05175355 A JP H05175355A JP 3343055 A JP3343055 A JP 3343055A JP 34305591 A JP34305591 A JP 34305591A JP H05175355 A JPH05175355 A JP H05175355A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- wiring layer
- semiconductor
- film substrate
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【目的】 半導体チップを実装する半導体実装薄膜基板
に関し、信号配線長が短くて信号伝送遅延時間の少ない
半導体実装基板を提供することを目的とする。 【構成】 中心部に電源供給配線層１が形成され、電源
供給配線層１の両面にそれぞれ薄膜の層間絶縁膜２を介
して信号配線層３が少なくとも１層形成され、最上面に
は信号配線層３に接続する端子４が形成され、この端子
４に半導体チップ５が直接接続されるように構成され
る。
に関し、信号配線長が短くて信号伝送遅延時間の少ない
半導体実装基板を提供することを目的とする。 【構成】 中心部に電源供給配線層１が形成され、電源
供給配線層１の両面にそれぞれ薄膜の層間絶縁膜２を介
して信号配線層３が少なくとも１層形成され、最上面に
は信号配線層３に接続する端子４が形成され、この端子
４に半導体チップ５が直接接続されるように構成され
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体チップを実装す
る半導体実装薄膜基板に関する。
る半導体実装薄膜基板に関する。
【０００２】
【従来の技術】近年の大型電子計算機のＣＰＵ等におい
ては、信号伝送遅れ時間を少なくするため信号ラインを
できるだけ短くすることが求められている。
ては、信号伝送遅れ時間を少なくするため信号ラインを
できるだけ短くすることが求められている。
【０００３】この要求に応えるためにはＬＳＩの実装密
度を高めることが必要であり、そのための手段として多
層セラミック基板が開発された。多層セラミック基板は
セラミックよりなる層間絶縁膜を介して信号配線層が多
層（４０〜５０層程度）に形成されたもので、その両面
にＬＳＩが実装される。
度を高めることが必要であり、そのための手段として多
層セラミック基板が開発された。多層セラミック基板は
セラミックよりなる層間絶縁膜を介して信号配線層が多
層（４０〜５０層程度）に形成されたもので、その両面
にＬＳＩが実装される。
【０００４】
【発明が解決しようとする課題】多層セラミック基板
は、セラミックグリーンシート上にドクターブレード法
を使用して導電性ペーストよりなる配線パターンを形成
したものを積層して焼結するという製造工程が必要であ
るため薄膜化が困難であり、４０〜５０層の配線層を形
成する場合にはその厚さは１ｃｍ近くにも達する。その
ため、多層配線基板内の信号配線長が３次元的に増加す
ることになって高密度実装の利点が十分生かされない。
は、セラミックグリーンシート上にドクターブレード法
を使用して導電性ペーストよりなる配線パターンを形成
したものを積層して焼結するという製造工程が必要であ
るため薄膜化が困難であり、４０〜５０層の配線層を形
成する場合にはその厚さは１ｃｍ近くにも達する。その
ため、多層配線基板内の信号配線長が３次元的に増加す
ることになって高密度実装の利点が十分生かされない。
【０００５】本発明の目的は、この欠点を解消すること
にあり、信号配線長が短くて信号伝送遅延時間の少ない
半導体実装基板を提供することにある。
にあり、信号配線長が短くて信号伝送遅延時間の少ない
半導体実装基板を提供することにある。
【０００６】
【課題を解決するための手段】上記の目的は、中心部に
電源供給配線層（１）が形成され、この電源供給配線層
（１）の両面にそれぞれ薄膜の層間絶縁膜（２）を介し
て信号配線層（３）が少なくとも１層形成され、最上面
には前記の信号配線層（３）に接続する端子（４）が形
成され、この端子（４）に半導体チップ（５）が直接接
続される半導体実装薄膜基板によって達成される。な
お、半導体実装薄膜基板の熱膨張係数を半導体チップと
おゝむね同等にすると効果的である。
電源供給配線層（１）が形成され、この電源供給配線層
（１）の両面にそれぞれ薄膜の層間絶縁膜（２）を介し
て信号配線層（３）が少なくとも１層形成され、最上面
には前記の信号配線層（３）に接続する端子（４）が形
成され、この端子（４）に半導体チップ（５）が直接接
続される半導体実装薄膜基板によって達成される。な
お、半導体実装薄膜基板の熱膨張係数を半導体チップと
おゝむね同等にすると効果的である。
【０００７】
【作用】信号配線層の相互間を薄膜状の絶縁膜をもって
絶縁しているので半導体実装基板の厚さを１ｍｍ以下に
することができる。したがって、従来の多層セラミック
基板（厚さ１ｃｍ程度）に比べてＬＳＩチップ相互間の
配線長が最大で２０ｍｍ近く短縮される。この結果、伝
送路の信号伝送速度が仮に光速度（３×１０11ｍｍ／se
c ）に等しいとすると遅延時間が７０ｐｓ程度短縮され
ることになる。ＬＳＩ内部のゲート遅延時間が３０ｐｓ
／ゲートのレベルに達している現状からみてこの短縮効
果は大きい。
絶縁しているので半導体実装基板の厚さを１ｍｍ以下に
することができる。したがって、従来の多層セラミック
基板（厚さ１ｃｍ程度）に比べてＬＳＩチップ相互間の
配線長が最大で２０ｍｍ近く短縮される。この結果、伝
送路の信号伝送速度が仮に光速度（３×１０11ｍｍ／se
c ）に等しいとすると遅延時間が７０ｐｓ程度短縮され
ることになる。ＬＳＩ内部のゲート遅延時間が３０ｐｓ
／ゲートのレベルに達している現状からみてこの短縮効
果は大きい。
【０００８】なお、従来フィルムキャリヤあるいはテー
プキャリヤと称するものが知られているが、これらは写
真用フィルムと同様の形態を有し、その表面に銅等の金
属配線パターンが形成されたもので、それにＬＳＩをフ
リップチップ接続するものである。したがって、従来の
フィルムキャリヤの配線は１層よりなるのが原則であっ
てパッケージの代替機能しか持ち合わせていない。これ
に対し、本発明は両面実装が可能な多層配線を有するた
め、従来の厚膜多層セラミック基板と同等の機能を有
し、しかも基板の厚さが薄いため実効配線長が短くな
り、伝送遅延時間が短縮されるという利点を有する。
プキャリヤと称するものが知られているが、これらは写
真用フィルムと同様の形態を有し、その表面に銅等の金
属配線パターンが形成されたもので、それにＬＳＩをフ
リップチップ接続するものである。したがって、従来の
フィルムキャリヤの配線は１層よりなるのが原則であっ
てパッケージの代替機能しか持ち合わせていない。これ
に対し、本発明は両面実装が可能な多層配線を有するた
め、従来の厚膜多層セラミック基板と同等の機能を有
し、しかも基板の厚さが薄いため実効配線長が短くな
り、伝送遅延時間が短縮されるという利点を有する。
【０００９】
【実施例】以下、図面を参照して、本発明の一実施例に
係る半導体実装薄膜基板について説明する。
係る半導体実装薄膜基板について説明する。
【００１０】図１に半導体実装薄膜基板の断面図を示
す。図において、１は中心に少なくとも１層形成された
電源供給配線層であり、数〜数１０μｍ厚の銅等の導電
材をもって形成されている。２はポリイミド等の樹脂よ
りなる層間絶縁膜であり、３は信号配線層であり、層間
絶縁膜２に形成されたビアホールを介して信号配線層相
互間及び電源供給配線層１と接続されている。信号配線
層３は銅等の導電材をもって形成され、その厚さは数μ
ｍである。４は最上面に形成され、ＬＳＩチップを接続
する金属バンプであり、このバンプ４を介してＬＳＩチ
ップ５がフリップチップ実装される。
す。図において、１は中心に少なくとも１層形成された
電源供給配線層であり、数〜数１０μｍ厚の銅等の導電
材をもって形成されている。２はポリイミド等の樹脂よ
りなる層間絶縁膜であり、３は信号配線層であり、層間
絶縁膜２に形成されたビアホールを介して信号配線層相
互間及び電源供給配線層１と接続されている。信号配線
層３は銅等の導電材をもって形成され、その厚さは数μ
ｍである。４は最上面に形成され、ＬＳＩチップを接続
する金属バンプであり、このバンプ４を介してＬＳＩチ
ップ５がフリップチップ実装される。
【００１１】電源供給配線層１は、ポリイミド等の樹脂
膜上に蒸着法等を使用して銅等の金属膜を形成し、これ
をフォトリソグラフィー法を使用してパターニングする
等の方法によって形成することができる。また、薄膜の
層間絶縁膜２は、ポリイミド等の樹脂を塗布してキュア
ーすることによって形成することができる。
膜上に蒸着法等を使用して銅等の金属膜を形成し、これ
をフォトリソグラフィー法を使用してパターニングする
等の方法によって形成することができる。また、薄膜の
層間絶縁膜２は、ポリイミド等の樹脂を塗布してキュア
ーすることによって形成することができる。
【００１２】図２にＬＳＩチップ５が実装された半導体
実装薄膜基板６の斜視図を示す。半導体実装薄膜基板６
は薄膜状であるので、４隅を固定枠７で固定する等の方
法によって補強される。
実装薄膜基板６の斜視図を示す。半導体実装薄膜基板６
は薄膜状であるので、４隅を固定枠７で固定する等の方
法によって補強される。
【００１３】ＬＳＩチップ５の実装された半導体実装薄
膜基板６は、図３に示すように、マザーボード８に装着
される。半導体実装薄膜基板６の端子とマザーボード８
の端子とはコネクター９を介して相互に連結されるか、
または半田によって接続される。
膜基板６は、図３に示すように、マザーボード８に装着
される。半導体実装薄膜基板６の端子とマザーボード８
の端子とはコネクター９を介して相互に連結されるか、
または半田によって接続される。
【００１４】なお、ＬＳＩチップ５の実装された半導体
実装薄膜基板６の両面を、図４に示すように、冷却用の
水冷ベローズ10あるいは空冷用フィン等でもって挟み込
んでＬＳＩチップ５を固定することもできる。
実装薄膜基板６の両面を、図４に示すように、冷却用の
水冷ベローズ10あるいは空冷用フィン等でもって挟み込
んでＬＳＩチップ５を固定することもできる。
【００１５】また、ポリイミド樹脂にシリコンを加え、
このシリコンの量を調整することによって半導体実装薄
膜基板６とＬＳＩチップ５との熱膨張係数をほゞ等しく
して温度変化によるクラックの発生を防止することがで
きる。
このシリコンの量を調整することによって半導体実装薄
膜基板６とＬＳＩチップ５との熱膨張係数をほゞ等しく
して温度変化によるクラックの発生を防止することがで
きる。
【００１６】
【発明の効果】以上説明したとおり、本発明に係る半導
体実装薄膜基板においては、半導体実装基板の厚さが薄
く形成され、しかも基板の両面にＬＳＩチップが実装さ
れることからＬＳＩチップ間の信号配線長が短くなるの
で、信号伝送遅延時間が大幅に短縮され、ＣＰＵ等の性
能改善に寄与するところが大きい。
体実装薄膜基板においては、半導体実装基板の厚さが薄
く形成され、しかも基板の両面にＬＳＩチップが実装さ
れることからＬＳＩチップ間の信号配線長が短くなるの
で、信号伝送遅延時間が大幅に短縮され、ＣＰＵ等の性
能改善に寄与するところが大きい。
【図１】ＬＳＩチップを実装した半導体実装薄膜基板の
断面図である。
断面図である。
【図２】ＬＳＩチップを実装した半導体実装薄膜基板の
斜視図である。
斜視図である。
【図３】ＬＳＩチップを実装した半導体実装薄膜基板を
マザーボードに装着した状態を示す断面図である。
マザーボードに装着した状態を示す断面図である。
【図４】ＬＳＩチップを実装した半導体実装薄膜基板を
マザーボードに装着し、ＬＳＩチップを水冷ベローズで
挟み込んだ状態を示す断面図である。
マザーボードに装着し、ＬＳＩチップを水冷ベローズで
挟み込んだ状態を示す断面図である。
１ 電源供給配線層 ２ 薄膜の層間絶縁膜 ３ 信号配線層 ４ 端子 ５ ＬＳＩチップ ６ 半導体実装薄膜基板 ７ 固定枠 ８ マザーボード ９ コネクター 10 水冷ベローズ
Claims (2)
- 【請求項１】 中心部に電源供給配線層（１）が形成さ
れ、 該電源供給配線層（１）の両面にそれぞれ薄膜の層間絶
縁膜（２）を介して信号配線層（３）が少なくとも１層
形成され、 最上面には前記信号配線層（３）に接続する端子（４）
が形成され、 該端子（４）に半導体チップ（５）が直接接続されるこ
とを特徴とする半導体実装薄膜基板。 - 【請求項２】半導体チップとおゝむね同等の熱膨張係数
を有することを特徴とする請求項１記載の半導体実装薄
膜基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343055A JPH05175355A (ja) | 1991-12-25 | 1991-12-25 | 半導体実装薄膜基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3343055A JPH05175355A (ja) | 1991-12-25 | 1991-12-25 | 半導体実装薄膜基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175355A true JPH05175355A (ja) | 1993-07-13 |
Family
ID=18358593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3343055A Withdrawn JPH05175355A (ja) | 1991-12-25 | 1991-12-25 | 半導体実装薄膜基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175355A (ja) |
-
1991
- 1991-12-25 JP JP3343055A patent/JPH05175355A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |