JPH0439231B2 - - Google Patents
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- Publication number
- JPH0439231B2 JPH0439231B2 JP57007588A JP758882A JPH0439231B2 JP H0439231 B2 JPH0439231 B2 JP H0439231B2 JP 57007588 A JP57007588 A JP 57007588A JP 758882 A JP758882 A JP 758882A JP H0439231 B2 JPH0439231 B2 JP H0439231B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- substrate
- wiring
- board
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/69—Insulating materials thereof
- H10W70/695—Organic materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子実装用基板に関し、とく
に、多数のSi半導体のLSI（大規模集積回路）を
搭載し、LSIチツプ間の結線および基板外部との
結線を行なう高密度実装基板に用いて効あるもの
である。
に、多数のSi半導体のLSI（大規模集積回路）を
搭載し、LSIチツプ間の結線および基板外部との
結線を行なう高密度実装基板に用いて効あるもの
である。
従来IC（集積回路）チツプは一個ずつパツケー
ジングしてDIL（Dual in Line）のピンをとり出
し、エポキシのプリント基板に搭載する方式がと
られてきた。この方法ではICチツプの面積に比
べパツケージングの占める面積が大きくIC実装
の高密度化に限界があつた。最近この問題を回避
してICチツプ実装の高密度化をはかるためにセ
ラミツクの多層基板にICチツプを直接接続する
方式が用いられるようになつてきている。このセ
ラミツク基板実装法においては、ICチツプとセ
ラミツク基板との電気的接続には通常はんだの小
球を用いるCCB（Controled Collapse Bonding）
法が用いられている。このはんだ接続技術におい
てはチツプに用いるSiと基板に用いるアルミナと
の熱膨張係数の差のために接続はんだ小球に大き
な応力が働き、接続部が破断しやすいという問題
がある。この傾向はチツプの面積を大きくした
り、はんだ小球の直径を小さくすると激しくな
り、チツプの大面積化および接続ピンの多ピン化
を妨げ、ひいてはチツプの高集積化を妨げる要因
となつていた。
ジングしてDIL（Dual in Line）のピンをとり出
し、エポキシのプリント基板に搭載する方式がと
られてきた。この方法ではICチツプの面積に比
べパツケージングの占める面積が大きくIC実装
の高密度化に限界があつた。最近この問題を回避
してICチツプ実装の高密度化をはかるためにセ
ラミツクの多層基板にICチツプを直接接続する
方式が用いられるようになつてきている。このセ
ラミツク基板実装法においては、ICチツプとセ
ラミツク基板との電気的接続には通常はんだの小
球を用いるCCB（Controled Collapse Bonding）
法が用いられている。このはんだ接続技術におい
てはチツプに用いるSiと基板に用いるアルミナと
の熱膨張係数の差のために接続はんだ小球に大き
な応力が働き、接続部が破断しやすいという問題
がある。この傾向はチツプの面積を大きくした
り、はんだ小球の直径を小さくすると激しくな
り、チツプの大面積化および接続ピンの多ピン化
を妨げ、ひいてはチツプの高集積化を妨げる要因
となつていた。
本発明の目的は上記欠点のない半導体素子実装
用基板を提供することにある。
用基板を提供することにある。
上記目的を達成するための本発明の構成は、基
板材料としてSiを用いICチツプと基板材料との熱
膨張係数の差をなくすことにある。このため、多
層配線を実現させるための絶縁膜としてポリイミ
ド等の比較的軟かいポリマーを用いることにより
チツプと基板との接続部における応力集中が防止
される。ポリマーは通常Siよりも熱膨張係数が大
きいが膜厚が薄いので、Si板上に形成したポリマ
ー膜の熱膨張の挙動はSiのそれにほぼ追従する。
したがつて、Si基板上に形成したポリマー膜上の
配線にはんだボールを用いてSiチツプを電気的に
接続したときには熱膨張を原因とする接続部の破
断はほぼなくなる。そのためチツプの大面積化お
よび接続ピンの高密度多ピン化が容易となる。
板材料としてSiを用いICチツプと基板材料との熱
膨張係数の差をなくすことにある。このため、多
層配線を実現させるための絶縁膜としてポリイミ
ド等の比較的軟かいポリマーを用いることにより
チツプと基板との接続部における応力集中が防止
される。ポリマーは通常Siよりも熱膨張係数が大
きいが膜厚が薄いので、Si板上に形成したポリマ
ー膜の熱膨張の挙動はSiのそれにほぼ追従する。
したがつて、Si基板上に形成したポリマー膜上の
配線にはんだボールを用いてSiチツプを電気的に
接続したときには熱膨張を原因とする接続部の破
断はほぼなくなる。そのためチツプの大面積化お
よび接続ピンの高密度多ピン化が容易となる。
以下図面を参照しながら、実施例を用いて本発
明を具体的に説明する。
明を具体的に説明する。
実施例
第１図ａに示すように基板１として厚さ２mmの
シリコン板を用いた。これにレーザ又は電子ビー
ムを用いて直径１mmのスルーホール１１をあけ
た。次に第１図ｂに示すように、上記基板１に酸
化処理をほどこして、SiO2の被膜２を基板表面
およびスルーホール１１内部に形成した。次い
で、スルーホール内に導体ペースト３を充填し乾
燥固化し、平坦化処理をほどこした。つぎに第１
図ｃに示すように、ポリイミドイソンドロキナゾ
リンジオン（ポリイミドの一種で、以下PIKと略
称する）をスピンコートにより被着させ、10μｍ
のPIK膜４を形成した。PIK膜の所定の箇所にス
ルーホールをあけアルミニユーム配線５を施こし
た。さらに第１図ｄに示すように、PIK膜形成、
スルーホール孔あけ、アルミニウム配線工程を繰
返して第二配線層５１を形成した。第二配線層の
上面にあるアルミ配線部の接続パツドに必要な表
面処理を行なつた。接続パツドにシリコンICチ
ツプ６をCCB接続する。
シリコン板を用いた。これにレーザ又は電子ビー
ムを用いて直径１mmのスルーホール１１をあけ
た。次に第１図ｂに示すように、上記基板１に酸
化処理をほどこして、SiO2の被膜２を基板表面
およびスルーホール１１内部に形成した。次い
で、スルーホール内に導体ペースト３を充填し乾
燥固化し、平坦化処理をほどこした。つぎに第１
図ｃに示すように、ポリイミドイソンドロキナゾ
リンジオン（ポリイミドの一種で、以下PIKと略
称する）をスピンコートにより被着させ、10μｍ
のPIK膜４を形成した。PIK膜の所定の箇所にス
ルーホールをあけアルミニユーム配線５を施こし
た。さらに第１図ｄに示すように、PIK膜形成、
スルーホール孔あけ、アルミニウム配線工程を繰
返して第二配線層５１を形成した。第二配線層の
上面にあるアルミ配線部の接続パツドに必要な表
面処理を行なつた。接続パツドにシリコンICチ
ツプ６をCCB接続する。
以上説明したごとく本発明によればシリコンチ
ツプと配線基板との熱膨張の差を非常に小さくす
ることができる。そのため両者の接続部に働く応
力を小さくすることができ配線基板の信頼性を著
しく高めることができる。また上記両者の中間に
比較的軟かいポリマー絶縁膜を配置するので配線
の多層化が容易である。そのため多数のICチツ
プを一枚の配線基板に搭載することも容易となつ
た。
ツプと配線基板との熱膨張の差を非常に小さくす
ることができる。そのため両者の接続部に働く応
力を小さくすることができ配線基板の信頼性を著
しく高めることができる。また上記両者の中間に
比較的軟かいポリマー絶縁膜を配置するので配線
の多層化が容易である。そのため多数のICチツ
プを一枚の配線基板に搭載することも容易となつ
た。
第１図ａ〜ｄは本発明の一実施例としての半導
体実装基板の構造とその製造工程の概略を示した
説明図である。 １……Si基板、１１……スルーホール、２……
酸化膜、３……導体ペースト、４……高分子樹脂
層、５および５１……Al配線層、６……シリコ
ンICチツプ。
体実装基板の構造とその製造工程の概略を示した
説明図である。 １……Si基板、１１……スルーホール、２……
酸化膜、３……導体ペースト、４……高分子樹脂
層、５および５１……Al配線層、６……シリコ
ンICチツプ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板と、該半導体基板上に形成された
軟質ポリマー層と、該軟質ポリマー層上に形成さ
れた配線と、該配線の所定の個所と半田で電気的
に接続されたICチツプとを有し、該半導体基板
と該ICチツプとは同じ材料からなることを特徴
とする半導体装置。 ２ 上記軟質ポリマーは、ポリイミドであること
を特徴とする特許請求の範囲第１項記載の半導体
装置。 ３ 上記半導体基板は、シリコンからなることを
特徴とする特許請求の範囲第１項又は第２項記載
の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007588A JPS58125859A (ja) | 1982-01-22 | 1982-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57007588A JPS58125859A (ja) | 1982-01-22 | 1982-01-22 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5213738A Division JPH0810738B2 (ja) | 1993-08-30 | 1993-08-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58125859A JPS58125859A (ja) | 1983-07-27 |
| JPH0439231B2 true JPH0439231B2 (ja) | 1992-06-26 |
Family
ID=11669969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57007588A Granted JPS58125859A (ja) | 1982-01-22 | 1982-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58125859A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2762705B2 (ja) * | 1990-05-28 | 1998-06-04 | 松下電工株式会社 | 半導体装置実装用回路基板の構造 |
| JP2868167B2 (ja) * | 1991-08-05 | 1999-03-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 多重レベル高密度相互接続構造体及び高密度相互接続構造体 |
| US6696765B2 (en) | 2001-11-19 | 2004-02-24 | Hitachi, Ltd. | Multi-chip module |
| JP3967108B2 (ja) | 2001-10-26 | 2007-08-29 | 富士通株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5473564A (en) * | 1977-11-24 | 1979-06-12 | Hitachi Ltd | Circuit device |
| JPS552738A (en) * | 1978-06-20 | 1980-01-10 | Nippon Giken:Kk | Sheltering system of gas generated during electrolytic treatment and catching and collecting apparatus of gas |
| EP0007993A1 (de) * | 1978-07-12 | 1980-02-20 | Siemens Aktiengesellschaft | Leiterplatte zur Halterung und elektrischen Verbindung von Halbleiterchips |
| JPS5571091A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Multilayer circuit board |
-
1982
- 1982-01-22 JP JP57007588A patent/JPS58125859A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58125859A (ja) | 1983-07-27 |
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