JPH0517703B2 - - Google Patents
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- JPH0517703B2 JPH0517703B2 JP63240283A JP24028388A JPH0517703B2 JP H0517703 B2 JPH0517703 B2 JP H0517703B2 JP 63240283 A JP63240283 A JP 63240283A JP 24028388 A JP24028388 A JP 24028388A JP H0517703 B2 JPH0517703 B2 JP H0517703B2
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- Japan
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- bipolar transistor
- element formation
- collector
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D10/00—Bipolar junction transistors [BJT]
- H10D10/311—Thin-film BJTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔概要〕
素子形成層に少なくともバイポーラトランジス
タが形成されている半導体装置に関し、 コレクタ電極の表面積を低減することにより寄
生容量を減少せしめると共に素子形成層の厚さを
実質的に減少せしめ素子のスイツチング速度を向
上可能とすることを目的とし、 導体又は半導体からなる支持層と、支持層上に
形成された絶縁層と少なくともバイポーラトラン
ジスタが形成され半導体からなる素子形成層とを
有する半導体装置において、絶縁層と素子形成層
との界面近傍に電荷を誘起する誘起電荷層が形成
されるように支持層と素子形成層との間に電位差
を加え、誘起電荷層をバイポーラトランジスタの
コレクタ電荷の一部として用いるように構成す
る。
タが形成されている半導体装置に関し、 コレクタ電極の表面積を低減することにより寄
生容量を減少せしめると共に素子形成層の厚さを
実質的に減少せしめ素子のスイツチング速度を向
上可能とすることを目的とし、 導体又は半導体からなる支持層と、支持層上に
形成された絶縁層と少なくともバイポーラトラン
ジスタが形成され半導体からなる素子形成層とを
有する半導体装置において、絶縁層と素子形成層
との界面近傍に電荷を誘起する誘起電荷層が形成
されるように支持層と素子形成層との間に電位差
を加え、誘起電荷層をバイポーラトランジスタの
コレクタ電荷の一部として用いるように構成す
る。
本発明は半導体装置、特に素子形成層に少なく
ともバイポーラトランジスタが形成されている半
導体装置に関する。
ともバイポーラトランジスタが形成されている半
導体装置に関する。
第１３図は、絶縁層上に形成された考えられる
バイポーラトランジスタの一例を示す。同図中、
１００は二酸化珪素（SiO2）層、１０１はシリ
コン（Si）素子形成層、１０２はn+型埋込コレク
タ領域、１０３はn-型領域、１０４はＰ型ベー
ス領域、１０５はn+型エミツタ領域、１０６は
n+型コレクタウオール領域である。この様なnpn
型バイポーラトランジスタでは、コレクタ電極の
一部が高不純物層であるn+型埋込コレクタ領域
１０２からできている。このため、コレクタ電極
の表面積が大きく、コレクタの寄生容量が無視で
きない値となる。素子のスイツチング速度には自
ずと限界がある。又、ベース・コレクタ間の耐圧
を高くするためにn+型埋込コレクタ領域１０２
上にn-型領域１０３を設けているため、エピタ
キシヤル成長の工程が不可欠であり、そのために
製造工程が複雑で製造価格が高い。
バイポーラトランジスタの一例を示す。同図中、
１００は二酸化珪素（SiO2）層、１０１はシリ
コン（Si）素子形成層、１０２はn+型埋込コレク
タ領域、１０３はn-型領域、１０４はＰ型ベー
ス領域、１０５はn+型エミツタ領域、１０６は
n+型コレクタウオール領域である。この様なnpn
型バイポーラトランジスタでは、コレクタ電極の
一部が高不純物層であるn+型埋込コレクタ領域
１０２からできている。このため、コレクタ電極
の表面積が大きく、コレクタの寄生容量が無視で
きない値となる。素子のスイツチング速度には自
ずと限界がある。又、ベース・コレクタ間の耐圧
を高くするためにn+型埋込コレクタ領域１０２
上にn-型領域１０３を設けているため、エピタ
キシヤル成長の工程が不可欠であり、そのために
製造工程が複雑で製造価格が高い。
上記の如きバイポーラトランジスタと共に
MOS（Metal Oxide Semiconductor）素子を同
一Si素子形成層１０１に形成する場合がある。こ
の場合、MOS素子の動作速度を高速とするには、
Si素子形成層１０１を例えば1μm程度に設定すれ
ば良いが、実際にはSi素子形成層１０１はバイポ
ーラトランジスタの構造上の理由から例えば5μm
程度の厚さを有する。つまり、Si素子形成層１０
１を薄くすると、バイポーラトランジスタを作り
込めなくなつてしまう。
MOS（Metal Oxide Semiconductor）素子を同
一Si素子形成層１０１に形成する場合がある。こ
の場合、MOS素子の動作速度を高速とするには、
Si素子形成層１０１を例えば1μm程度に設定すれ
ば良いが、実際にはSi素子形成層１０１はバイポ
ーラトランジスタの構造上の理由から例えば5μm
程度の厚さを有する。つまり、Si素子形成層１０
１を薄くすると、バイポーラトランジスタを作り
込めなくなつてしまう。
そこで、薄い素子形成層に作り込める構造のラ
テラルバイポーラトランジスタが考えられる。第
14は考えられるラテラルバイポーラトランジスタ
を示し、同図中、１１０はSiO2層、１１１はSi
素子形成層、１１２はn+型エミツタ領域、１１
３はｐ型ベース領域、１１４はn+型コレクタ領
域、１１５はp+型エミツタ電極である。この様
なnpn型ラテラルバイポーラトランジスタは、薄
いSi素子形成層１１１に作り込める反面、増幅度
が低く、ベース・コレクタ間の耐圧が低いという
問題がある。
テラルバイポーラトランジスタが考えられる。第
14は考えられるラテラルバイポーラトランジスタ
を示し、同図中、１１０はSiO2層、１１１はSi
素子形成層、１１２はn+型エミツタ領域、１１
３はｐ型ベース領域、１１４はn+型コレクタ領
域、１１５はp+型エミツタ電極である。この様
なnpn型ラテラルバイポーラトランジスタは、薄
いSi素子形成層１１１に作り込める反面、増幅度
が低く、ベース・コレクタ間の耐圧が低いという
問題がある。
他方、第１３図において素子分離用のトレンチ
アイソレーシヨン１２０を形成すると、n+型埋
込コレクタ領域１０２の不純物濃度が高いため
に、トレンチアイソレーシヨン１２０の近傍に格
子欠陥１２１が多く発生することが確認されてい
る。この様な格子欠陥１２１は、半導体装置の信
頼性の面からも防止することが望ましい。又、こ
の様な格子欠陥の悪影響をさせるため、コレクタ
領域とトレンチアイソレーシヨン１２０との間に
図中水平方向に一定の距離をおく必要があり、集
積度の向上にも限界がある。
アイソレーシヨン１２０を形成すると、n+型埋
込コレクタ領域１０２の不純物濃度が高いため
に、トレンチアイソレーシヨン１２０の近傍に格
子欠陥１２１が多く発生することが確認されてい
る。この様な格子欠陥１２１は、半導体装置の信
頼性の面からも防止することが望ましい。又、こ
の様な格子欠陥の悪影響をさせるため、コレクタ
領域とトレンチアイソレーシヨン１２０との間に
図中水平方向に一定の距離をおく必要があり、集
積度の向上にも限界がある。
従つて、素子形成層に少なくともバイポーラト
ランジスタが形成されている考えられる半導体装
置では、コレクタ電極の表面積が大きく、コレク
タの寄生容量が無視できない値となるため、素子
のスイツチング速度に限界があり、又、バイポー
ラトランジスタの構造上の理由から素子形成層を
薄くすることができないという問題が生じてい
た。
ランジスタが形成されている考えられる半導体装
置では、コレクタ電極の表面積が大きく、コレク
タの寄生容量が無視できない値となるため、素子
のスイツチング速度に限界があり、又、バイポー
ラトランジスタの構造上の理由から素子形成層を
薄くすることができないという問題が生じてい
た。
本発明は、コレクタ電極の表面積を低減するこ
とにより寄生容量を減少せしめると共に素子形成
層の厚さを実質的に減少せしめることにより素子
のスイツチング速度を向上可能とすることのでき
る半導体装置を的することを目的とする。
とにより寄生容量を減少せしめると共に素子形成
層の厚さを実質的に減少せしめることにより素子
のスイツチング速度を向上可能とすることのでき
る半導体装置を的することを目的とする。
第１図は、本発明の原理説明図である。同図
中、１は導体又は半導体からなる支持層、２は支
持層１上に形成された絶縁層、３は少なくともバ
イポーラトランジスタが形成され半導体からなる
素子形成層である。
中、１は導体又は半導体からなる支持層、２は支
持層１上に形成された絶縁層、３は少なくともバ
イポーラトランジスタが形成され半導体からなる
素子形成層である。
絶縁層２と素子形成層３との界面近傍に電荷を
誘起する誘起電荷層４が形成されるように支持層
１と素子形成層３との間に電位差Vrを加え、誘
起電荷層４をバイポーラトランジスタのコレクタ
電極の一部として用いる。
誘起する誘起電荷層４が形成されるように支持層
１と素子形成層３との間に電位差Vrを加え、誘
起電荷層４をバイポーラトランジスタのコレクタ
電極の一部として用いる。
従つて、コレクタ電極の表面積を低減すること
により寄生容量を減少せしめると共に素子形成層
の厚さを実質的に減少せしめることができるの
で、素子のスイツチング速度を向上させることが
可能となる。
により寄生容量を減少せしめると共に素子形成層
の厚さを実質的に減少せしめることができるの
で、素子のスイツチング速度を向上させることが
可能となる。
第２図は、本発明の第１実施例を示す。同図
中、１１はｎ型Si素子形成層、１２はSiO2絶縁
層、１３はｐ型Si支持層、１４は素子分離用Ｕ
溝、１５はＵ溝１４内に埋込まれたSiO2絶縁層、
１６はSiO2絶縁層１２まで達するコレクタ電極
引き出し用n+型拡散層、１７はｐ型ベース電極、
１８はｎ型エミツタ電極、１９は電源、２０は誘
起電荷層である。電源１９は、ｎ型Si素子形成層
１１とｐ型Si支持層１３との間に電位差Vrを加
えてｎ型Si素子形成層１１とSiO2絶縁層１３と
の界面近傍に誘起電荷層２０を形成する。このｎ
型Si素子形成層１１側に形成される誘起電荷層２
０は、n+型拡散層１６と連続している。誘起電
荷層２０は小さい抵抗値を有するのでコレクタ電
極として用いる事ができ、又、この誘起電荷層２
０の厚さは1000Å以下であることから前記した考
えられる半導体装置における拡散層に比べて十分
に薄い。従つて、この誘起電荷層２０の表面積は
小さく、コレクタ電極の寄生容量も小さくなる。
中、１１はｎ型Si素子形成層、１２はSiO2絶縁
層、１３はｐ型Si支持層、１４は素子分離用Ｕ
溝、１５はＵ溝１４内に埋込まれたSiO2絶縁層、
１６はSiO2絶縁層１２まで達するコレクタ電極
引き出し用n+型拡散層、１７はｐ型ベース電極、
１８はｎ型エミツタ電極、１９は電源、２０は誘
起電荷層である。電源１９は、ｎ型Si素子形成層
１１とｐ型Si支持層１３との間に電位差Vrを加
えてｎ型Si素子形成層１１とSiO2絶縁層１３と
の界面近傍に誘起電荷層２０を形成する。このｎ
型Si素子形成層１１側に形成される誘起電荷層２
０は、n+型拡散層１６と連続している。誘起電
荷層２０は小さい抵抗値を有するのでコレクタ電
極として用いる事ができ、又、この誘起電荷層２
０の厚さは1000Å以下であることから前記した考
えられる半導体装置における拡散層に比べて十分
に薄い。従つて、この誘起電荷層２０の表面積は
小さく、コレクタ電極の寄生容量も小さくなる。
本実施例では、ｎ型Si素子形成層１１とｐ型Si
支持層１３との間に電位差Vrを加えて蓄積層と
なる誘起電荷層２０を形成し、この誘起電荷層２
０をnpn型バイポーラトランジスタのコレクタ電
極の一部として用いる。これにより、コレクタ電
極の表面積が低減され、寄生容量が減少されると
共に、誘起電荷層２０を形成することによりｎ型
Si素子形成層１１の厚さが実質的に減少されるの
で、素子のスイツチング速度が向上される。又、
この様なnpn型バイポーラトランジスタの特性向
上に加えて、考えられる装置で説明した如きn+
型埋込コレクタ領域をエピタキシヤル成長工程に
より形成する必要がないために製造工程の簡略化
が可能である。
支持層１３との間に電位差Vrを加えて蓄積層と
なる誘起電荷層２０を形成し、この誘起電荷層２
０をnpn型バイポーラトランジスタのコレクタ電
極の一部として用いる。これにより、コレクタ電
極の表面積が低減され、寄生容量が減少されると
共に、誘起電荷層２０を形成することによりｎ型
Si素子形成層１１の厚さが実質的に減少されるの
で、素子のスイツチング速度が向上される。又、
この様なnpn型バイポーラトランジスタの特性向
上に加えて、考えられる装置で説明した如きn+
型埋込コレクタ領域をエピタキシヤル成長工程に
より形成する必要がないために製造工程の簡略化
が可能である。
次に、第１実施例の製造工程について第３図と
共に説明する。第３図ａに示す如く、抵抗率2Ω
cmで1.5μm厚のｎ型Si素子形成層１１と、0.1μm
のSiO2絶縁層１２と、抵抗率0.1Ωcmで、500μm
厚のｎ型Si支持層１３とが用いられる。次に、第
３図ｂに示す如く、Ｕ溝１４を異方性エツチング
により作成しSiO2絶縁層１５を埋め込む。更に、
第３図ｃに示す如くコレクタ電極にコンタクトす
るn+型拡散層１６をリンイオン打ち込みと熱拡
散により形成した後、ｐ型ベース電極１７をボロ
ンイオン打ち込みと熱拡散により形成し、ｎ型エ
ミツタ電極１８をリンイオン打ち込みと熱拡散に
より形成する。最後に、層間物質２１を付着させ
た後コンタクト窓２２を形成しアルミ配線２３を
形成して第３図ｄに示す半導体装置が完成する。
共に説明する。第３図ａに示す如く、抵抗率2Ω
cmで1.5μm厚のｎ型Si素子形成層１１と、0.1μm
のSiO2絶縁層１２と、抵抗率0.1Ωcmで、500μm
厚のｎ型Si支持層１３とが用いられる。次に、第
３図ｂに示す如く、Ｕ溝１４を異方性エツチング
により作成しSiO2絶縁層１５を埋め込む。更に、
第３図ｃに示す如くコレクタ電極にコンタクトす
るn+型拡散層１６をリンイオン打ち込みと熱拡
散により形成した後、ｐ型ベース電極１７をボロ
ンイオン打ち込みと熱拡散により形成し、ｎ型エ
ミツタ電極１８をリンイオン打ち込みと熱拡散に
より形成する。最後に、層間物質２１を付着させ
た後コンタクト窓２２を形成しアルミ配線２３を
形成して第３図ｄに示す半導体装置が完成する。
このnpn型バイポーラトランジスタを動作させ
る場合は、ｐ型Si支持層１３に正の電圧をかけ、
ｎ型Si素子形成層１１に誘起電荷層２０として蓄
積層を形成してコレクタ電極の一部として用いる
ことにより寄生容量の小さいコレクタ電極が得ら
れる。又、この製造工程ではエピタキシヤル成長
を行なつておらず、製造工程が簡略化されてい
る。
る場合は、ｐ型Si支持層１３に正の電圧をかけ、
ｎ型Si素子形成層１１に誘起電荷層２０として蓄
積層を形成してコレクタ電極の一部として用いる
ことにより寄生容量の小さいコレクタ電極が得ら
れる。又、この製造工程ではエピタキシヤル成長
を行なつておらず、製造工程が簡略化されてい
る。
第４図は、第１実施例の変形例を示す。同図
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本変形例では、ｎ型Si
素子形成層１１のSiO2絶縁層１２との界面近傍
に砒素（As）を拡散して拡散層２５が形成され
ている。
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本変形例では、ｎ型Si
素子形成層１１のSiO2絶縁層１２との界面近傍
に砒素（As）を拡散して拡散層２５が形成され
ている。
次に、第１実施例の変形例の製造工程について
第５図と共に説明する。第５図ａに示す如く、抵
抗率2Ωcmで1.5μm厚のｎ型Si素子形成層１１と、
0.1μmのSiO2絶縁層１２と、抵抗率0.1Ωcmで
500μm厚のｎ型Si支持層１３とが用いられる。こ
こで、ｎ型Si素子形成層１１のSiO2絶縁層１２
との界面近傍にはAsを拡散することにより拡散
層２５が形成される。その後の第５図ｂ〜ｄに示
す工程は第３図ｂ〜ｄに対応しているため、その
説明は省略する。
第５図と共に説明する。第５図ａに示す如く、抵
抗率2Ωcmで1.5μm厚のｎ型Si素子形成層１１と、
0.1μmのSiO2絶縁層１２と、抵抗率0.1Ωcmで
500μm厚のｎ型Si支持層１３とが用いられる。こ
こで、ｎ型Si素子形成層１１のSiO2絶縁層１２
との界面近傍にはAsを拡散することにより拡散
層２５が形成される。その後の第５図ｂ〜ｄに示
す工程は第３図ｂ〜ｄに対応しているため、その
説明は省略する。
第６図は、本発明の第２実施例を示す。同図
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例では、ｐ型Si
素子形成層１１Ｐが用いられ、ｐ型ベース領域１
７がSiO2絶縁層１２まで達している。又、ｐ型
Si素子形成層１１Ｐとｐ型Si支持層１３との間に
電位差Vrを加えて反転層となる誘起電荷層２０
を形成し、この誘起電荷層２０をnpn型バイポー
ラトランジスタのコレクタ電極の一部として用い
る。本実施例によつても第１実施例と同様な効果
が得られる。
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例では、ｐ型Si
素子形成層１１Ｐが用いられ、ｐ型ベース領域１
７がSiO2絶縁層１２まで達している。又、ｐ型
Si素子形成層１１Ｐとｐ型Si支持層１３との間に
電位差Vrを加えて反転層となる誘起電荷層２０
を形成し、この誘起電荷層２０をnpn型バイポー
ラトランジスタのコレクタ電極の一部として用い
る。本実施例によつても第１実施例と同様な効果
が得られる。
次に、第２実施例の製造工程について第７図と
共に説明する。第７図ａに示す如く、抵抗率2Ω
cmで1.5μm厚のｐ型Si素子形成層１１Ｐと、
0.1μmのSiO2絶縁層１２と、抵抗率0.1Ωcmで
500μm厚のｐ型Si支持層１３とが用いられる。次
に第７図ｂに示す如く、Ｕ溝１４を異方性エツチ
ングにより作成しSiO2絶縁層１５を埋め込む。
更に、第７図ｃに示す如く、コレクタ電極にコン
タクトするn+拡散層１６をリンイオン打ち込み
と熱拡散により形成した後、ｎ型エミツタ電極１
８をリンイオン打ち込みと熱拡散により形成す
る。最後に、層間物質２１を付着させた後コンタ
クト窓２２を形成しアルミ配線２３を形成して第
７図ｄに示す半導体装置が完成する。
共に説明する。第７図ａに示す如く、抵抗率2Ω
cmで1.5μm厚のｐ型Si素子形成層１１Ｐと、
0.1μmのSiO2絶縁層１２と、抵抗率0.1Ωcmで
500μm厚のｐ型Si支持層１３とが用いられる。次
に第７図ｂに示す如く、Ｕ溝１４を異方性エツチ
ングにより作成しSiO2絶縁層１５を埋め込む。
更に、第７図ｃに示す如く、コレクタ電極にコン
タクトするn+拡散層１６をリンイオン打ち込み
と熱拡散により形成した後、ｎ型エミツタ電極１
８をリンイオン打ち込みと熱拡散により形成す
る。最後に、層間物質２１を付着させた後コンタ
クト窓２２を形成しアルミ配線２３を形成して第
７図ｄに示す半導体装置が完成する。
このnpn型バイポーラトランジスタを動作させ
る場合には、ｐ型Si支持層１３に正の電圧をか
け、ｎ型素子形成層１１Ｐに誘起電荷層２０とし
て反転層を形成してコレクタ電極の一部として用
いることにより寄生容量の小さいコレクタ電極が
得られる。
る場合には、ｐ型Si支持層１３に正の電圧をか
け、ｎ型素子形成層１１Ｐに誘起電荷層２０とし
て反転層を形成してコレクタ電極の一部として用
いることにより寄生容量の小さいコレクタ電極が
得られる。
上記実施例によれば、素子形成層の絶縁層と界
面近傍に電荷を誘起する誘起電荷層を形成するこ
とにより実質的に素子形成層を薄くすることがで
きる。このため、バイポーラトランジスタと共に
MOS素子を同一素子形成層に形成した場合、バ
イポーラトランジスタの増幅度及びベース・コレ
クタ間の耐圧を低下させることなくMOS素子の
高速動作を保証できる。
面近傍に電荷を誘起する誘起電荷層を形成するこ
とにより実質的に素子形成層を薄くすることがで
きる。このため、バイポーラトランジスタと共に
MOS素子を同一素子形成層に形成した場合、バ
イポーラトランジスタの増幅度及びベース・コレ
クタ間の耐圧を低下させることなくMOS素子の
高速動作を保証できる。
第８図は、第１実施例におけるエミツタ電流IE
及びベース電流IB対ベース電圧VB特性を示す。こ
の測定結果は、エミツタサイズが5μm×5μmの場
合にバイアス電圧Vrを0V及び50Vに設定して得
られた。IE（０）及びIE（50）は夫々バイアス電圧
Vrが0V及び50Vの場合のエミツタ電流IEを示す。
又、IB（０）及びIB（50）は夫々バイアス電圧Vrが
0V及び50Vの場合のベース電流IBを示す。
及びベース電流IB対ベース電圧VB特性を示す。こ
の測定結果は、エミツタサイズが5μm×5μmの場
合にバイアス電圧Vrを0V及び50Vに設定して得
られた。IE（０）及びIE（50）は夫々バイアス電圧
Vrが0V及び50Vの場合のエミツタ電流IEを示す。
又、IB（０）及びIB（50）は夫々バイアス電圧Vrが
0V及び50Vの場合のベース電流IBを示す。
第９図は、第２実施例におけるエミツタ電流IE
及びベース電流IB対ベース電圧VB特性を示す。こ
の測定結果は、エミツタサイズが5μm×10μmの
場合に得られたものであり、IE（0V）、IE（50V）、
IE（100V）は夫々支持層電圧が0V、50V、100V
の場合のエミツタ電流IEを示し、IB（0V）、IB
（50V）、IB（100V）は夫々支持層電圧が0V、
50V、100Vの場合のベース電流IBを示す。
及びベース電流IB対ベース電圧VB特性を示す。こ
の測定結果は、エミツタサイズが5μm×10μmの
場合に得られたものであり、IE（0V）、IE（50V）、
IE（100V）は夫々支持層電圧が0V、50V、100V
の場合のエミツタ電流IEを示し、IB（0V）、IB
（50V）、IB（100V）は夫々支持層電圧が0V、
50V、100Vの場合のベース電流IBを示す。
第１０図は、第２実施例におけるコレクタ電流
IC対コレクタ・エミツタ間電圧VCE特性を示す。
同図ａは第９図と同じエミツタサイズでバオアス
電圧Vrが50Vに設定された場合の特性を示し、
同図ｂはバイアス電圧Vrが0Vに設定された場合
の特性を示す。
IC対コレクタ・エミツタ間電圧VCE特性を示す。
同図ａは第９図と同じエミツタサイズでバオアス
電圧Vrが50Vに設定された場合の特性を示し、
同図ｂはバイアス電圧Vrが0Vに設定された場合
の特性を示す。
第８図〜第１０図から明からな如く、支持層と
素子形成層との間に電位差Vrを加えて誘起電荷
層をバイポーラトランジスタのコレクタ電極の一
部として用いても、バイポーラトランジスタとし
ての特性が保証されることが確認された。
素子形成層との間に電位差Vrを加えて誘起電荷
層をバイポーラトランジスタのコレクタ電極の一
部として用いても、バイポーラトランジスタとし
ての特性が保証されることが確認された。
第１１図は、本発明の第３実施例を示す。同図
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例では、n+型
拡散層１６がSiO2絶縁膜１５と接触していない。
中、第２図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例では、n+型
拡散層１６がSiO2絶縁膜１５と接触していない。
第１２図は、本発明の第４実施例を示す。同図
中、第６図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例においても、
n+型拡散層１６がSiO2絶縁膜１５と接触してい
ない。
中、第６図と実質的に同じ部分には同一符号を付
し、その説明は省略する。本実施例においても、
n+型拡散層１６がSiO2絶縁膜１５と接触してい
ない。
第３及び第４実施例では、不純物濃度が高い
n+型拡散層１６がSiO2絶縁膜１５と接触してい
ないので、SiO2絶縁膜１５の近傍に格子欠陥が
発生することがない。又、誘起電荷層２０と
SiO2絶縁膜１５とが接触する部分では格子欠陥
は発生しないので、集積度に悪影響を与えること
もない。
n+型拡散層１６がSiO2絶縁膜１５と接触してい
ないので、SiO2絶縁膜１５の近傍に格子欠陥が
発生することがない。又、誘起電荷層２０と
SiO2絶縁膜１５とが接触する部分では格子欠陥
は発生しないので、集積度に悪影響を与えること
もない。
なお、実施例ではnpn型バイポーラトランジス
タを例にとつて説明したがpnp型バイポーラトラ
ンジスタにも本発明が適用できることは言うまで
もない。
タを例にとつて説明したがpnp型バイポーラトラ
ンジスタにも本発明が適用できることは言うまで
もない。
以上本発明を実施例により説明したが、本発明
は本発明の主旨に従い種々の変形が可能であり、
本発明からこれらを排除するものではない。
は本発明の主旨に従い種々の変形が可能であり、
本発明からこれらを排除するものではない。
本発明によれば、絶縁層と素子形成層との界面
近傍に電荷を誘起する誘起電荷層が形成されるよ
うに支持層と素子形成層との間に電位差を加え、
誘起電荷層をバイポーラトランジスタのコレクタ
電極の一部として用いるので、コレクタ電極の表
面積を低減することにより寄生容量を減少せしめ
ると共に素子形成層の厚さを実質的に減少せしめ
ることができるので、素子のスイツチング速度を
向上させることができ、コレクタ領域をエピタキ
シヤル成長工程により形成する必要がないために
製造工程の簡略化が可能であり、実用的には極め
て有用である。
近傍に電荷を誘起する誘起電荷層が形成されるよ
うに支持層と素子形成層との間に電位差を加え、
誘起電荷層をバイポーラトランジスタのコレクタ
電極の一部として用いるので、コレクタ電極の表
面積を低減することにより寄生容量を減少せしめ
ると共に素子形成層の厚さを実質的に減少せしめ
ることができるので、素子のスイツチング速度を
向上させることができ、コレクタ領域をエピタキ
シヤル成長工程により形成する必要がないために
製造工程の簡略化が可能であり、実用的には極め
て有用である。
第１図は本発明の原理説明図、第２図は本発明
の第１実施例を示す断面図、第３図は本発明の第
１実施例の製造工程図、第４図は本発明の第１実
施例の変形例を示す断面図、第５図は本発明の第
１実施例の変形例の製造工程図、第６図は本発明
の第２実施例を示す断面図、第７図は本発明の第
２実施例の製造工程図、第８図は第１実施例のエ
ミツタ電流及びベース電流対ベース電圧特性図、
第９図は第２実施例のエミツタ電流及びベース電
流対ベース電圧特性図、第１０図は第２実施例の
コレクタ電流対コレクタ・エミツタ間電流特性
図、第１１図は本発明の第３実施例を示す断面
図、第１２図は本発明の第４実施例を示す断面
図、第１３は絶縁層上に形成された考えられるバ
イポーラトランジスタの一例を示す断面図、第１
４図は考えられるラテラルトランジスタを示す断
面図である。 第１図〜第１２図において、１は支持層、２は
絶縁層、３は素子形成層、４は誘起電荷層、１１
Ｐはｐ型Si素子形成層、１１はｎ型Si素子形成
層、１２はSiO2絶縁層、１３はｐ型Si支持層、
１４は素子分離用Ｕ溝、１５はSiO2絶縁膜、１
６はn+型拡散層、１７はｐ型ベース領域、１８
はｎ型エミツタ領域、１９は電源、２０は誘起電
荷層、２１は層間物質、２２はコンタクト窓、２
３はアルミ配線、２５は拡散層、を示す。
の第１実施例を示す断面図、第３図は本発明の第
１実施例の製造工程図、第４図は本発明の第１実
施例の変形例を示す断面図、第５図は本発明の第
１実施例の変形例の製造工程図、第６図は本発明
の第２実施例を示す断面図、第７図は本発明の第
２実施例の製造工程図、第８図は第１実施例のエ
ミツタ電流及びベース電流対ベース電圧特性図、
第９図は第２実施例のエミツタ電流及びベース電
流対ベース電圧特性図、第１０図は第２実施例の
コレクタ電流対コレクタ・エミツタ間電流特性
図、第１１図は本発明の第３実施例を示す断面
図、第１２図は本発明の第４実施例を示す断面
図、第１３は絶縁層上に形成された考えられるバ
イポーラトランジスタの一例を示す断面図、第１
４図は考えられるラテラルトランジスタを示す断
面図である。 第１図〜第１２図において、１は支持層、２は
絶縁層、３は素子形成層、４は誘起電荷層、１１
Ｐはｐ型Si素子形成層、１１はｎ型Si素子形成
層、１２はSiO2絶縁層、１３はｐ型Si支持層、
１４は素子分離用Ｕ溝、１５はSiO2絶縁膜、１
６はn+型拡散層、１７はｐ型ベース領域、１８
はｎ型エミツタ領域、１９は電源、２０は誘起電
荷層、２１は層間物質、２２はコンタクト窓、２
３はアルミ配線、２５は拡散層、を示す。
Claims (1)
- 【特許請求の範囲】 １ 導体又は半導体からなる支持層１と、該支持
層上に形成された絶縁層２と少なくともバイポー
ラトランジスタが形成され半導体からなる素子形
成層３とを有する半導体装置において、 該絶縁層２と該素子形成層３との界面近傍に電
荷を誘起する誘起電荷層４が形成されるように該
支持層１と該素子形成層３との間に電位差Vrを
加え、 該誘起電荷層を該バイポーラトランジスタのコ
レクタ電極の一部として用いることを特徴とする
半導体装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-255686 | 1987-10-09 | ||
| JP25568687 | 1987-10-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02327A JPH02327A (ja) | 1990-01-05 |
| JPH0517703B2 true JPH0517703B2 (ja) | 1993-03-09 |
Family
ID=17282216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63240283A Granted JPH02327A (ja) | 1987-10-09 | 1988-09-26 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5095351A (ja) |
| EP (1) | EP0311419A3 (ja) |
| JP (1) | JPH02327A (ja) |
| KR (1) | KR920003319B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0474564A1 (en) * | 1990-09-07 | 1992-03-11 | Fujitsu Limited | Lateral bipolar transistor having electrically induced emitter and collector regions |
| DE59108607D1 (de) * | 1990-09-20 | 1997-04-17 | Siemens Ag | Bipolartransistor für hohe Leistung im Mikrowellenlängenbereich |
| US5621239A (en) * | 1990-11-05 | 1997-04-15 | Fujitsu Limited | SOI device having a buried layer of reduced resistivity |
| JP2654268B2 (ja) * | 1991-05-13 | 1997-09-17 | 株式会社東芝 | 半導体装置の使用方法 |
| DE4306655C2 (de) * | 1992-03-04 | 1997-04-30 | Toshiba Kawasaki Kk | Verfahren zum Herstellen eines planaren Induktionselements |
| US5270265A (en) * | 1992-09-01 | 1993-12-14 | Harris Corporation | Stress relief technique of removing oxide from surface of trench-patterned semiconductor-on-insulator structure |
| US6043555A (en) * | 1995-04-13 | 2000-03-28 | Telefonaktiebolget Lm Ericsson | Bipolar silicon-on-insulator transistor with increased breakdown voltage |
| SE515867C2 (sv) * | 1995-04-13 | 2001-10-22 | Ericsson Telefon Ab L M | Bipolär SOI-transistor |
| JP2001085463A (ja) * | 1999-09-09 | 2001-03-30 | Rohm Co Ltd | 半導体チップおよびそれを用いた半導体装置 |
| US6812533B2 (en) * | 2002-12-24 | 2004-11-02 | International Business Machines Corporation | SOI based bipolar transistor having a majority carrier accumulation layer as subcollector |
| US7291496B2 (en) | 2003-05-22 | 2007-11-06 | University Of Hawaii | Ultrasensitive biochemical sensor |
| US7375410B2 (en) | 2004-02-25 | 2008-05-20 | International Business Machines Corporation | Ultra-thin SOI vertical bipolar transistors with an inversion collector on thin-buried oxide (BOX) for low substrate-bias operation and methods thereof |
| US20050205891A1 (en) * | 2004-03-18 | 2005-09-22 | Holm-Kennedy James W | Distributed channel bipolar devices and architectures |
| US8420494B1 (en) * | 2004-03-18 | 2013-04-16 | University Of Hawaii | Distributed channel bipolar devices and architectures |
| US20100047987A1 (en) * | 2005-04-28 | 2010-02-25 | Nxp B.V. | Method of fabricating a bipolar transistor |
| US12457759B2 (en) * | 2021-07-23 | 2025-10-28 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor arrangement and method of manufacture |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4910562A (en) * | 1982-04-26 | 1990-03-20 | International Business Machines Corporation | Field induced base transistor |
| US4885623A (en) * | 1987-10-30 | 1989-12-05 | Holm Kennedy James W | Distributed channel-bipolar device |
-
1988
- 1988-09-26 JP JP63240283A patent/JPH02327A/ja active Granted
- 1988-10-07 EP EP88309367A patent/EP0311419A3/en not_active Withdrawn
- 1988-10-07 KR KR1019880013118A patent/KR920003319B1/ko not_active Expired
- 1988-10-11 US US07/255,974 patent/US5095351A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02327A (ja) | 1990-01-05 |
| EP0311419A2 (en) | 1989-04-12 |
| KR920003319B1 (ko) | 1992-04-27 |
| KR890007433A (ko) | 1989-06-19 |
| EP0311419A3 (en) | 1990-02-14 |
| US5095351A (en) | 1992-03-10 |
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