JPH0518155B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明はグラフ表示機能を有する情報処理機
器に係り、特に省略波形付グラフ表示を行なうグ
ラフ表示装置に関する。

〔従来技術とその問題点〕

一般に各種グラフを紙面上に作成する場合、紙
面のサイズ上に制約やスケーリングの都合等によ
り、スケールの一部を省略するために、第１図に
示す如く波線（省略波形）を用いることがある。
しかし、従来、オフイスコンピユータなどの情報
処理機器では、グラフをCRTモニタに表示する
場合、波線（省略波形）を用いてグラフ表示する
ことは実施されておらず、不便であつた。

そこで、これら情報処理機器に波線（省略波
形）付グラフ表示機能を持たせることが考えられ
る。この実現手段としては、波線（省略波形）表
示用パターンを用意し、グラフパターンに直接重
ね書きする手段が考えられる。しかし、この手段
では、第２図に示す如くグラフと波線（省略波
形）とが重なつて表示されてしまい、見にくく不
自然である。

〔発明の目的〕

この発明は上記事情に鑑みてなされたものでそ
の目的は、簡単な構成でありながら、波線付グラ
フが見やすく自然な状態で表示されるグラフ表示
装置を提供することにある。

〔発明の実施例〕

第３図は、この発明の一実施例に係る情報処理
機器の概略構成を示す。同図において１０は売上
げデータなど各種のデータが保存されるデイスク
フアイル、２０はデイスクフアイル１０に保存さ
れたデータの分類、集計を行ない、データテーブ
ルを作成する分類・集計部である。分類・集計部
２０で作成されたデータテーブルはデイスクフア
イル１０の別の領域に保存される。３０はオート
スケーリング制御部であり、デイスクフアイル１
０に保存されたデータテーブル内データの最大
値、最小値等に基づいてスケーリングを行なう。
しかしてオートスケーリング制御部３０はｘ，ｙ
の軸表を作成し、グラフ描画制御部４０内のグラ
フイツクメモリ（図示せず）に書き込む。次にオ
ートスケーリング制御部３０はデイスクフアイル
１０に保存されたデータテーブルからグラフを作
成し、グラフ描画制御部４０内のグラフイツクメ
モリに書き込む。このようにして、ｘ，ｙの軸表
にグラフが重ね書きされる。すなわちグラフイツ
クメモリにグラフパターンが書き込まれる。ここ
までの動作は従来技術で行なわれる。

次にオートスケーリング制御部３０は、省略波
形をグラフ描画制御部４０内のグラフイツクメモ
リに書き込むために、グラフ描画制御部４０に対
してグラフイツクメモリの省略波形表示該当領域
を指定する情報を出力すると共に、省略波形描画
制御部５０に対して起動信号を出力する。ことに
よりグラフイツクメモリの省略波形表示該当領域
内のグラフパターンが所定ビツト単位で読み出さ
れ、省略波形描画制御部５０に供給される。この
省略波形描画制御部５０は、省略波形に関する２
種のパターン（省略波形の波形内領域の表示消去
に適用されるパターンと、省略波形の表示に適用
されるパターン）を発生する機能を有しており、
オートスケーリング制御部３０からの起動信号に
応じてこれら２種のパターンを所定ビツト単位で
発生する。また、省略波形描画制御部５０は２種
の論理加算（アンド加算とオア加算）機能を有し
ている。しかして省略波形描画制御部５０は上記
表示消去用のパターンを省略波形表示該当領域内
のグラフパターンと所定ビツト単位でアンド加算
することにより、省略波形内領域に対応する各ビ
ツトがOFFされたグラフパターンを得る。次に
省略波形描画制御部５０は、このようにして得ら
れたグラフパターンと上記表示用のパターンとを
所定ビツト単位でオア加算し、省略波形付のグラ
フパターンを得る。この省略波形付のグラフパタ
ーンはグラフ描画制御部４０内のグラフイツクメ
モリの元の領域に所定ビツト単位で書き込まれ
る。このグラフイツクメモリの内容を用いて
CRTモニタ６０に画面表示を行なうことにより、
省略波形付グラフが自然な状態で表示される。

以上、この発明の一実施例について、その概略
を説明した。次に第４図乃至第８図を参照してこ
の発明の一実施例を詳細に説明する。第４図は主
としてグラフ描画制御部４０および省略波形描画
制御部５０の要部構成を示す。同図において、３
１はアドレス制御信号発生部である。アドレス制
御信号発生部３１はオートスケーリング制御部３
０に設けられており、省略波形付のグラフパター
ン作成に際し、グラフ描画制御部４０に対してア
ドレスを、省略波形描画制御部５０に対して起動
信号をそれぞれ出力する。グラフ描画制御部４０
は、グラフパターンが格納されるグラフイツクメ
モリ４１と、グラフイツクメモリ４１に対するア
ドレスを発生するアドレス制御装置４２と、グラ
フイツクメモリ４１に対するリード／ライト制御
を行なうグラフイツク制御装置４３とを有してい
る。また、省略波形描画制御部５０は、左右シフ
ト可能なシフトレジスタ５１，５２と、シフトレ
ジスタ５１，５２の左右へのシフトを制御するシ
フト制御装置５３と、シフトレジスタ５２内の
ONビツトが左端または右端ビツト位置に存在す
ることを検出し、シフト制御装置５３に対しシフ
ト方向の変更を指示する左端・右端検出装置５４
と、AND回路５５と、OR回路５６とを有してい
る。

シフトレジスタ（第１シフトレジスタ）５２に
は、初期状態において、省略波形の基本構成単位
である１周期波形における所定列の列波形を表示
するのに必要な例えば16ビツトの列パターン（第
１種列パターン）が第５図ａに示されているよう
にセツトされている。この実施例において、上記
16ビツトの列パターンは、上記１周期波形を表示
するのに必要なビツトパターンデータである16×
16ビツト構成のORパターンPTN１（第７図の動
作説明図参照）の例えば先頭の列パターンであ
る。一方、シフトレジスタ（第２シフトレジス
タ）５１には、初期状態において、上記所定列の
列波形内領域の表示消去に必要な16ビツトの列パ
ターン（第２種列パターン）が第６図ａに示され
ているようにセツトされている。この実施例にお
いて、上記16ビツトの列パターン（第２種列パタ
ーン）は、上記１周期波形内領域の表示消去に必
要なビツトパターンデータである16×16ビツト構
成のANDパターンPTN２（第７図の動作説明図
参照）の先頭の行パターンである。なお、この実
施例では、16ビツトの列パターン（第２種列パタ
ーン）において、列波形内領域に対応する各ビツ
トがONされ、列波形外領域に対応する各ビツト
がOFFされている。

オートスケーリング制御部３０は、省略波形付
のグラフパターンを必要とする場合、スケーリン
グによつて決定された省略波形表示該当領域を構
成する各１周期波形表示該当領域に該当するグラ
フイツクメモリ４１内の各領域の先頭アドレスを
順次アドレス制御信号発生部３１から発生する。
また、オートスケーリング制御部３０は上記先頭
アドレス発生時に起動信号もアドレス制御信号発
生部３１から発生する。この起動信号は省略波形
描画制御部５０内のシフト制御装置５３に導かれ
る。これにより、シフト制御装置５３はシフトレ
ジスタ５２，５１をそれぞれのタイミングで例え
ば第５図ｂ〜ｅ、第６図ｂ〜ｅに示されるように
１ビツトずつ右シフトする。しかして、シフトレ
ジスタ５２，５１が初期状態（第５図ａ、第６図
ａ参照）より４回の右シフト操作を受けると、シ
フトレジスタ５２内のONビツトの１つが右端ビ
ツト位置にシフトされる（第５図ｅ）。ことによ
り、左端・右端検出装置５４は右端位置検出を行
ない、シフト制御装置５３に対してシフト方向の
変更を指示する。この結果、シフト制御装置５３
は（５回目のシフト操作からは）シフトレジスタ
５２，５１を第５図ｆ〜ｍ、第６図ｆ〜ｍに示さ
れるように１ビツトずつ左シフトする。しかし
て、シフトレジスタ５２，５１が８回の左シフト
操作を受けると、シフトレジスタ５２内のONビ
ツトの１つが左端ビツト位置にシフトされる（第
５図ｍ参照）。ことにより、左端・右端検出装置
５４は左端位置検出を行ない、シフト制御装置５
３に対してシフト方向の変更を指示する。この結
果、シフト制御装置５３は（13回目のシフト操作
からは）シフトレジスタ５２，５１を第５図ｎ〜
ｐ、第６図ｎ〜ｐに示されるように１ビツトずつ
再び右シフトする。

第５図ａ〜ｐ、第６図ａ〜ｐの内容は第７図の
動作説明図に示すORパターンPTN１、ANDパ
ターンPTN２の先頭列からの各列パターンに一
致している。これは、ORパターンPTN１、
ANDパターンPTN２が、シフトレジスタ５２，
５１から16ビツトの列パターン単位でそれぞれの
タイミングで並列出力されることを示すものであ
る。すなわち、この実施例によれば、ORパター
ンPTN１、ANDパターンPTN２中の先頭列の
列パターンをそれぞれ用意しておくだけで（当該
１つの列パターンを左または右にシフトすること
により）、16種の列パターンを実現することがで
きる。なお、上述したように、16種の列パターン
は、15回のシフト操作で得られるが、この実施例
ではシフトレジスタ５１，５２の内容を初期状態
に戻すために、16回のシフト操作が行なわれる。
シフトレジスタ５１から並列出力される16ビツト
の列パターンはAND回路５５の一方の入力に導
かれる。また、シフトレジスタ５２から並列出力
される16ビツトの列パターンはOR回路５６の一
方の入力部に導かれる。

一方、アドレス制御信号発生部３１から発生さ
れた上記先頭アドレス（すなわちグラフイツクメ
モリ４１内の或る１周期波形表示該当領域の先頭
アドレス）は、グラフ描画制御部４０内のアドレ
ス制御装置４２に導かれ、当該アドレス制御装置
４２が有する図示せぬアドレスカウンタにロード
される。これによりまず上記先頭アドレスがグラ
フイツクメモリ４１に対するアドレスとして供給
される。アドレス制御装置４２はアドレスカウン
タを所定タイミングで繰り返しインクリメント
し、（オートスケーリング制御部３０によつて指
定された）グラフイツクメモリ４１内の１周期波
形表示該当領域に対応した上記先頭アドレスに続
くアドレス列を１アドレスずつ順に出力する。こ
の結果、グラフイツクメモリ４１内の指定された
１周期波形表示該当領域が上記先頭アドレスから
始まるアドレス列で指定される。グラフイツク制
御装置４３はアドレス制御装置４２からの１回の
アドレス出力に対応して、まずリードサイクルを
実行し、次にライトサイクルを実行するように構
成されている。今、適宜的にリードサイクルだけ
を考えると、アドレス制御装置４２から出力され
るアドレスの指定により、グラフイツクメモリ４
１から、上記１周期波形表示該当領域内のグラフ
パターンが16ビツトの列パターン単位で先頭列パ
ターンより順に読み出される。これは、第７図の
動作説明図に示されているように、グラフイツク
メモリ４１から１周期波形表示該当領域内のグラ
フパターンGPTN１が切り出されることを示す。
グラフイツクメモリ４１から読み出される16ビツ
トの列パターンはAND回路５５の他方の入力部
に導かれる。

AND回路５５は16個の２入力ANDゲート（図
示せず）で構成されており、シフトレジスタ５１
の並列出力である16ビツトの列パターンのレベル
反転データと、グラフイツクメモリ４１から読み
出される16ビツトの列パターンとをビツト対応で
AND加算する。これにより、グラフイツクメモ
リ４１から読み出される16ビツトの列パターンに
おいて、該当列の列波形内領域と重なるビツト群
がOFFされる。AND回路５５の出力（16ビツト
の列パターン）はOR回路５６の他方の入力部に
導かれる。

OR回路５６は16個の２入力ORゲート（図示
せず）で構成されており、AND回路５５から出
力される16ビツトの列パターンと、シフトレジス
タ５２の並列出力である16ビツトの列パターンと
をビツト対応でOR加算する。ことにより所望の
列パターンが作成される。

ここでグラフイツク制御装置４３は、リードサ
イクルからライトサイクルにサイクル切り換えを
行なう。これにより、OR回路５６から出力され
る16ビツトの列パターンがグラフイツクメモリ４
１の元のアドレス位置に書き込まれる。

以上の動作が、グラフイツクメモリ４１内の１
周期波形表示該当領域に格納されているグラフパ
ターンGPTN１について行パターン単位で繰り
返されることにより、第７図の動作説明図に示さ
れるように、グラフパターンGPTN１において
１周期波形内領域に重なるビツト群が全てOFF
されたグラフパターンGPTN２が中間結果とし
て得られ、更に当該グラフパターンGPTN２に
１周期波形（ORパターンPTN１）が重畳された
グラフパターンGPTN３が最終結果として得ら
れる。このグラフパターンGPTN３は、グラフ
イツクメモリ４１のグラフパターンGPTN１が
格納されていた領域に書き込まれる。すなわち、
グラフイツクメモリ４１内のグラフパターン
GPTN１がグラフパターンGPTN３に書き換え
られる。なお、シフトレジスタ５１，５２のシフ
トタイミング、グラフイツクメモリ４１のリード
タイミングは、AND回路５５においてANDパタ
ーンPTN２とグラフパターンGPTN１とのAND
加算が同一列の列パターン同志で行なわれ、OR
回路５６においてORパターンPTN１とグラフパ
ターンGPTN２とのOR加算が同一列の列パター
ン同志で行なわれるタイミングとなつている。

明らかなように、上述の処理を、グラフイツク
メモリ４１内の省略波形表示該当領域を構成する
全ての１周期波形表示該当領域について行なうこ
とにより、省略波形付のグラフパターンをグラフ
イツクメモリ４１に格納することができる。この
グラフイツクメモリ４１に格納された省略波形付
のグラフパターンを用いてCRTモニタ６０に画
面表示を行なうことにより、第８図に示されるよ
うに省略波形付グラフが自然な見やすい状態で表
示される。

なお、前記実施例では、左端・右端検出装置５
４の検出対象レジスタがシフトレジスタ５２であ
るものとしたが、シフトレジスタ５１を検出対象
レジスタとしてもよい。また、シフトレジスタ５
１，５２に初期設定される列パターンは、AND
パターンPTN２、ORパターンPTN１の先頭列
の列パターンに限るものではない。但し、AND
パターンPTN２、ORパターンPTN１のそれぞ
れ同一列の列パターンである必要がある。

また、前記実施例では、縦方向のグラフの場合
について説明したが、横方向のグラフの場合にも
同様に適用できる。但し、グラフイツクメモリ４
１からのリード／ライトに際し、いわゆる縦横変
換が必要である。なお、グラフパターンをグラフ
イツクメモリ４１に横列パターン単位で格納する
方式では、上記変換は縦方向グラフの場合に必要
となる。

また、この発明はカラーグラフ表示にも適用で
きる。但し、この場合には、前述のAND加算は、
Ｒ，Ｇ，Ｂ全てのグラフパターンに対して行なわ
れる必要がある。一方、OR加算は、表示色に対
応するAND加算結果に対してのみ行なわれる必
要がある。

〔発明の効果〕

以上詳述したようにこの発明によれば、簡単な
構成でありながら省略波形（波線）付グラフが見
やすく自然な状態で表示される。

【図面の簡単な説明】

第１図は紙面上に描かれた省略波形付のグラフ
を示す図、第２図は省略波形付グラフの従来の画
面表示例を示す図、第３図はこの発明の一実施例
に係る情報処理機器の概略構成を示すブロツク
図、第４図は第３図に示す主としてグラフ描画制
御部および省略波形描画制御部の要部構成を示す
ブロツク図、第５図および第６図は２種のシフト
レジスタの内容の変化を説明する図、第７図は省
略波形付グラフ作成に関する動作説明図、第８図
は省略波形付グラフの画面表示例を示す図であ
る。 ３０……オートスケーリング制御部、４０……
グラフ描画制御部、４１……グラフイツクメモ
リ、５０……省略波形描画制御部、５１，５２…
…シフトレジスタ、５３……シフト制御装置、５
４……左端・右端検出装置、５５……AND回路、
５６……OR回路。

Claims (1)

【特許請求の範囲】
1. １ グラフパターンデータを記憶する手段と、省
   略波形パターンデータの周期波形を生成する手段
   と、省略波形領域を消去する消去パターンデータ
   の周期波形を生成する手段と、前記生成された消
   去パターンデータの周期波形に基づいて省略波形
   領域内の前記グラフパターンデータを順次消去す
   る手段と、この消去する手段されたグラフパター
   ンデータの省略波形領域へ前記生成された省略波
   形パターンデータの省略波形を順次重畳して書き
   込む手段とを有することを特徴とするグラフ表示
   装置。