JPH05183156A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
(57)【要約】
【目的】独立して形成された複数のゲート電極を備え、
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置における前記ゲ
ート電極間に存在するゲート絶縁膜の耐圧を向上する。
【構成】半導体基板1上に、第1のゲート絶縁膜5を介
して第1のゲート電極6を形成した後、露出している半
導体基板1上と第1のゲート電極6の表面に、第2のシ
リコン酸化膜7を形成し、前記工程で露出していた半導
体基板1領域が再び露出するまで第2のシリコン酸化膜
7をエッチングした後、全面に絶縁膜、第2の多結晶シ
リコン膜12を順次形成し、これをパターニングして選
択的に除去し、第2のゲート絶縁膜12を介して第2の
ゲート電極13を形成する。
(57) [Summary] [Purpose] Equipped with a plurality of independently formed gate electrodes,
A part of one gate electrode improves the breakdown voltage of the gate insulating film existing between the gate electrodes in the semiconductor device having a shape overlapping the other gate electrode. [Structure] After forming a first gate electrode 6 on a semiconductor substrate 1 with a first gate insulating film 5 interposed therebetween, a first gate electrode 6 is formed on the exposed semiconductor substrate 1 and a surface of the first gate electrode 6. Second silicon oxide film 7 is formed, the second silicon oxide film 7 is etched until the region of the semiconductor substrate 1 exposed in the above step is exposed again, and then the insulating film and the second polycrystalline silicon film are formed on the entire surface. 12 are sequentially formed, and are patterned and selectively removed to form the second gate electrode 13 with the second gate insulating film 12 interposed therebetween.
Description
【0001】[0001]
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜(層間絶縁膜)の耐圧を向上し
た半導体装置の製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a semiconductor device in which the breakdown voltage of a gate insulating film (interlayer insulating film) existing between a plurality of independently formed gate electrodes is improved. Manufacturing method.
【0002】[0002]
【従来の技術】従来、半導体基板に形成されたチャネル
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置として、例え
ば、MONOS(Metal Oxide Nitri
de Oxide Semiconductor)型の
半導体不揮発性記憶装置やスプリットゲート型の半導体
不揮発性記憶装置等が挙げられる。2. Description of the Related Art Conventionally, a plurality of independently formed gate electrodes are provided on a channel region formed on a semiconductor substrate,
As a semiconductor device having a shape in which a part of one gate electrode overlaps the other gate electrode, for example, a MONOS (Metal Oxide Nitri) is used.
Examples thereof include a de Oxide Semiconductor) type semiconductor non-volatile memory device and a split gate type semiconductor non-volatile memory device.
【0003】これらの半導体装置は、例えば、図7に示
すように、半導体基板1の所定位置にゲート絶縁膜20
を介して多結晶シリコン膜からなる第1のゲート電極2
1を形成した後、この上に、酸化膜、窒化膜、酸化膜を
順に堆積して多層構造からなる層間絶縁膜を形成し、さ
らにこの上に、多結晶シリコン膜を堆積し、次いで、前
記層間絶縁膜と多結晶シリコン膜が、前記第1のゲート
電極21上の一部にオーバーラップするように、当該層
間絶縁膜と多結晶シリコン膜を選択的に除去すること
で、ゲート絶縁膜23を介して第2のゲート電極22を
形成している。In these semiconductor devices, for example, as shown in FIG. 7, the gate insulating film 20 is provided at a predetermined position on the semiconductor substrate 1.
Through the first gate electrode 2 made of a polycrystalline silicon film
1 is formed, an oxide film, a nitride film, and an oxide film are sequentially deposited thereon to form an interlayer insulating film having a multilayer structure, and a polycrystalline silicon film is further deposited thereon, and then the above By selectively removing the interlayer insulating film and the polycrystalline silicon film so that the interlayer insulating film and the polycrystalline silicon film overlap a part of the first gate electrode 21, the gate insulating film 23 is removed. The second gate electrode 22 is formed through.
【0004】[0004]
【発明が解決しようとする課題】前記従来の半導体装置
において、半導体基板1と第2のゲート電極22との間
に存在するゲート絶縁膜23は、単結晶シリコン(半導
体基板)上に堆積されているため、絶縁特性に優れてい
る。従って、半導体基板1と第2のゲート電極22との
間に存在するゲート絶縁膜23は、薄膜化しても半導体
装置の性能に支障をきたすことはない。In the conventional semiconductor device described above, the gate insulating film 23 existing between the semiconductor substrate 1 and the second gate electrode 22 is deposited on single crystal silicon (semiconductor substrate). Therefore, it has excellent insulation characteristics. Therefore, the gate insulating film 23 existing between the semiconductor substrate 1 and the second gate electrode 22 does not hinder the performance of the semiconductor device even if it is thinned.
【0005】しかしながら、前記第1のゲート電極21
と第2のゲート電極22との間に存在するゲート絶縁膜
23は、その一部分が多結晶シリコン膜(第1のゲート
電極21)上に堆積される。ここで、従来から公知であ
るが、多結晶シリコン膜上に堆積した絶縁膜の絶縁特性
は、単結晶シリコン上に堆積される絶縁膜の絶縁特性に
比べ劣っているため、第1のゲート電極21と第2のゲ
ート電極22との間に存在するゲート絶縁膜23を薄膜
化すると、この部分の耐圧(絶縁特性)が不十分とな
り、半導体装置の性能に支障をきたすという問題があっ
た。However, the first gate electrode 21
A part of the gate insulating film 23 existing between the second gate electrode 22 and the second gate electrode 22 is deposited on the polycrystalline silicon film (first gate electrode 21). Here, as is well known in the art, since the insulating property of the insulating film deposited on the polycrystalline silicon film is inferior to that of the insulating film deposited on the single crystal silicon, the first gate electrode If the gate insulating film 23 existing between the second gate electrode 22 and the second gate electrode 22 is thinned, the withstand voltage (insulation characteristic) of this portion becomes insufficient, which causes a problem in the performance of the semiconductor device.
【0006】そして、特に、MONOS型の半導体不揮
発性記憶素子においては、ONO(酸化膜/窒化膜/酸
化膜)部分の膜厚は、酸化膜換算で80〜150Å程度
と薄く、今後さらなる薄膜化が期待されており、この薄
膜化の条件に対応可能な耐圧をゲート絶縁膜23に付与
することが必要となっている。本発明は、このような問
題を解決することを課題とするものであり、独立して形
成された複数のゲート電極を備え、一方のゲート電極上
に、他方のゲート電極の一部がオーバーラップした形状
を有する半導体装置の、前記ゲート電極間に存在するゲ
ート絶縁膜の耐圧を向上した半導体装置及びその製造方
法を提供することを目的とする。Particularly, in the MONOS type semiconductor nonvolatile memory element, the film thickness of the ONO (oxide film / nitride film / oxide film) portion is as thin as about 80 to 150Å in terms of oxide film, and will be further thinned in the future. Therefore, it is necessary to provide the gate insulating film 23 with a withstand voltage that can meet the thinning conditions. An object of the present invention is to solve such a problem, and it is provided with a plurality of gate electrodes formed independently, and one gate electrode partially overlaps with the other gate electrode. It is an object of the present invention to provide a semiconductor device having the above-mentioned shape, in which the breakdown voltage of the gate insulating film existing between the gate electrodes is improved, and a manufacturing method thereof.
【0007】[0007]
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板に形成されるチャネル領域上
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置において、前記一方の
ゲート電極上にオーバーラップしているゲート電極のゲ
ート絶縁膜は、多層構造を有し、且つ、当該一方のゲー
ト電極と接触する領域の膜厚が、前記半導体基板と接触
する領域の膜厚より厚いことを特徴とする半導体装置を
提供するものである。In order to achieve this object, the present invention comprises a plurality of independently formed gate electrodes on a channel region formed in a semiconductor substrate, and one gate electrode is provided with: In a semiconductor device having a shape in which a part of the other gate electrode overlaps, the gate insulating film of the gate electrode that overlaps the one gate electrode has a multilayer structure, and It is intended to provide a semiconductor device characterized in that a film thickness of a region in contact with the electrode is larger than a film thickness of a region in contact with the semiconductor substrate.
【0008】そして、半導体基板に形成されるチャネル
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極上に、他方のゲート電極の一部がオー
バーラップした形状を有する半導体装置を製造する方法
において、前記半導体基板上に、第1の酸化膜,第1の
多結晶シリコン膜を順に形成する第1工程と、前記第1
の酸化膜及び第1の多結晶シリコン膜を選択的に除去す
る第2工程と、第2工程で露出した半導体基板上と、第
3工程で選択的に形成した第1の多結晶シリコン膜の表
面に、第2の酸化膜を形成する第3工程と、前記第2工
程で露出した半導体基板領域が再び露出するまで、前記
第2の酸化膜をエッチングする第4工程と、第4工程で
露出した半導体基板領域上と前記第2の酸化膜表面に、
絶縁膜を形成する第5工程と、前記絶縁膜上に、第2の
多結晶シリコン膜を形成する第6工程と、前記絶縁膜及
び第2の多結晶シリコン膜を選択的に除去する第7工程
と、を有することを特徴とする半導体装置の製造方法を
提供するものである。Further, a plurality of independently formed gate electrodes are provided on the channel region formed on the semiconductor substrate,
In a method of manufacturing a semiconductor device having a shape in which a part of the other gate electrode overlaps on one gate electrode, a first oxide film and a first polycrystalline silicon film are sequentially formed on the semiconductor substrate. The first step of forming, and the first
Second step of selectively removing the first oxide film and the first polycrystalline silicon film, the semiconductor substrate exposed in the second step, and the first polycrystalline silicon film selectively formed in the third step. A third step of forming a second oxide film on the surface, a fourth step of etching the second oxide film until the semiconductor substrate region exposed in the second step is exposed again, and a fourth step. On the exposed semiconductor substrate region and on the surface of the second oxide film,
A fifth step of forming an insulating film, a sixth step of forming a second polycrystalline silicon film on the insulating film, and a seventh step of selectively removing the insulating film and the second polycrystalline silicon film. The present invention provides a method for manufacturing a semiconductor device, which comprises:
【0009】[0009]
【作用】請求項1記載の半導体装置によれば、前記一方
のゲート電極上にオーバーラップしているゲート電極の
ゲート絶縁膜の膜厚のうち、当該一方のゲート電極と接
触した領域の膜厚を、前記半導体基板と接触した領域の
膜厚より厚くしたことで、例えば、前記ゲート絶縁膜の
基本構造を、薄膜化が可能なONO構造としても、前記
両ゲート電極間に存在するゲート絶縁膜の耐圧を十分に
確保することができる。従って、ゲート絶縁膜の薄膜化
に十分に対応することが可能となる。According to the semiconductor device of the first aspect, among the film thicknesses of the gate insulating film of the gate electrode which overlaps the one gate electrode, the film thickness of a region in contact with the one gate electrode. Is made thicker than the region in contact with the semiconductor substrate, so that, for example, even if the basic structure of the gate insulating film is an ONO structure capable of being thinned, the gate insulating film existing between the both gate electrodes. It is possible to secure a sufficient withstand voltage. Therefore, it becomes possible to sufficiently cope with the thinning of the gate insulating film.
【0010】そして、請求項2記載の半導体装置の製造
方法によれば、前記第3工程において、前記第2工程で
選択的に形成した第1の多結晶シリコン膜の表面と、前
記第2工程で露出した半導体基板上に、第2の酸化膜を
形成することで、前記露出した半導体基板上に形成され
る第2の酸化膜の膜厚を、前記第1の多結晶シリコン膜
の表面に形成される第2の酸化膜の膜厚より厚くするこ
とができる。即ち、この膜厚の差は、熱酸化により多結
晶シリコン膜上に、酸化膜を堆積する速度(酸化速度)
が、同条件で単結晶シリコン(半導体基板)上に酸化膜
を堆積する速度より、約2.5〜4倍速い(前記熱酸化
の雰囲気により若干異なる)ために起こるものである。According to a second aspect of the method of manufacturing a semiconductor device, in the third step, the surface of the first polycrystalline silicon film selectively formed in the second step, and the second step. By forming a second oxide film on the exposed semiconductor substrate, the film thickness of the second oxide film formed on the exposed semiconductor substrate is adjusted to the surface of the first polycrystalline silicon film. It can be made thicker than the film thickness of the second oxide film formed. That is, this difference in film thickness is the rate at which an oxide film is deposited on the polycrystalline silicon film by thermal oxidation (oxidation rate).
Is about 2.5 to 4 times faster than the rate of depositing an oxide film on single crystal silicon (semiconductor substrate) under the same conditions (slightly different depending on the atmosphere of the thermal oxidation).
【0011】そして、前記第4工程において、前記第2
工程で露出した半導体基板領域が再び露出するまで第2
の酸化膜をエッチングすることで、前記第2工程で選択
的に形成した第1の酸化膜及び第1の多結晶シリコン膜
の表面にのみ、第2の酸化膜を形成することができる。
即ち、これは、多結晶シリコン膜上に形成した酸化膜の
エッチングレートは、単結晶シリコン上に形成した酸化
膜のエッチングレートと比較して、約1〜1.5倍と、
前記酸化速度の差に比べ著しく小さいために起こるもの
である。Then, in the fourth step, the second step
The semiconductor substrate region exposed in the process is re-exposed to the second
By etching the oxide film of, the second oxide film can be formed only on the surfaces of the first oxide film and the first polycrystalline silicon film selectively formed in the second step.
That is, the etching rate of the oxide film formed on the polycrystalline silicon film is about 1 to 1.5 times that of the oxide film formed on the single crystal silicon.
This occurs because the difference is extremely small compared to the difference in the oxidation rate.
【0012】よって、前記第5工程において形成される
絶縁膜は、前記第2工程で選択的に形成した第1の酸化
膜及び第1の多結晶シリコン膜の表面では、露出した半
導体基板上より、残存した第2の酸化膜分だけ絶縁膜の
膜厚を厚くすることができる。従って、前記多結晶シリ
コン膜上に形成した絶縁膜の耐圧を十分に確保すること
ができる結果、例えば、ONO構造のようなゲート絶縁
膜の薄膜化に、十分に対応することが可能となる。Therefore, the insulating film formed in the fifth step is formed on the exposed surface of the semiconductor substrate on the surfaces of the first oxide film and the first polycrystalline silicon film selectively formed in the second step. The thickness of the insulating film can be increased by the amount of the remaining second oxide film. Therefore, as a result of being able to sufficiently secure the breakdown voltage of the insulating film formed on the polycrystalline silicon film, it is possible to sufficiently cope with the thinning of the gate insulating film such as the ONO structure.
【0013】[0013]
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図1ないし図6は、本発明の実施例
に係る半導体装置の製造工程を示す一部断面図である。
図1に示す工程では、フィールド酸化膜2で素子分離し
た半導体基板1上に、例えば、900℃のドライ酸化を
行い、膜厚が200Å程度の第1のシリコン酸化膜3を
堆積する。次いで、この上に、膜厚が4000Å程度の
第1の多結晶シリコン膜4を堆積し、これに、例えば、
リンを拡散させて、第1の多結晶シリコン膜4に電気導
伝性を持たせる。Embodiments of the present invention will now be described with reference to the drawings. 1 to 6 are partial cross-sectional views showing a manufacturing process of a semiconductor device according to an embodiment of the present invention.
In the step shown in FIG. 1, for example, dry oxidation at 900 ° C. is performed on the semiconductor substrate 1 separated by the field oxide film 2 to deposit a first silicon oxide film 3 having a film thickness of about 200 Å. Then, a first polycrystalline silicon film 4 having a film thickness of about 4000 Å is deposited on this, and, for example,
Phosphorus is diffused to make the first polycrystalline silicon film 4 have electric conductivity.
【0014】次に、図2に示す工程では、図1に示す工
程で得た半導体基板1をパターニングして、第1のシリ
コン酸化膜3及び第1の多結晶シリコン膜4を選択的に
エッチングする。このようにして、半導体基板1上に、
第1のゲート絶縁膜5を介して第1のゲート電極6を形
成した。次いで、図3に示す工程では、図2に示す工程
で得た半導体基板1を、850℃の水蒸気雰囲気中で熱
酸化し、第2のシリコン酸化膜7を形成する。ここで、
単結晶シリコンと多結晶シリコン上では、前記熱酸化の
速度が異なるため、前記半導体基板1のうち、前記図2
に示す工程で露出された半導体基板1領域(単結晶シリ
コン)上には、膜厚が200Å程度の第2のシリコン酸
化膜7が、第1のゲート電極6の表面には、膜厚が80
0Å程度の第2のシリコン酸化膜7が堆積する。Next, in the step shown in FIG. 2, the semiconductor substrate 1 obtained in the step shown in FIG. 1 is patterned to selectively etch the first silicon oxide film 3 and the first polycrystalline silicon film 4. To do. In this way, on the semiconductor substrate 1,
The first gate electrode 6 was formed via the first gate insulating film 5. Next, in the step shown in FIG. 3, the semiconductor substrate 1 obtained in the step shown in FIG. 2 is thermally oxidized in a steam atmosphere at 850 ° C. to form a second silicon oxide film 7. here,
Since the rate of the thermal oxidation is different between single crystal silicon and polycrystalline silicon, the semiconductor substrate 1 shown in FIG.
A second silicon oxide film 7 having a film thickness of about 200 Å is formed on the semiconductor substrate 1 region (single crystal silicon) exposed in the step shown in FIG.
A second silicon oxide film 7 of about 0Å is deposited.
【0015】次に、図4に示す工程では、フッ酸を用い
て、図3に示す工程で得た第2のシリコン酸化膜7をエ
ッチングし、前記図2に示す工程で露出された半導体基
板1領域を再び露出する。ここで、第2のシリコン酸化
膜7のフッ酸に対するエッチングレートが異なるため、
前記半導体基板1の所定領域が露出した時、第1のゲー
ト電極6の表面に、膜厚が500〜600Å程度の第2
のシリコン酸化膜7が残る。Next, in the step shown in FIG. 4, the second silicon oxide film 7 obtained in the step shown in FIG. 3 is etched using hydrofluoric acid, and the semiconductor substrate exposed in the step shown in FIG. Re-expose one area. Here, since the etching rates of the second silicon oxide film 7 for hydrofluoric acid are different,
When a predetermined region of the semiconductor substrate 1 is exposed, a second film having a film thickness of about 500 to 600Å is formed on the surface of the first gate electrode 6.
The silicon oxide film 7 is left.
【0016】次いで、図5に示す工程では、図4に示す
工程で得た半導体基板1上に、膜厚が20Å程度のシリ
コン酸化膜8、膜厚が70〜150Å程度のシリコン窒
化膜9を順次堆積する。その後、前記シリコン窒化膜9
を熱酸化して、膜厚が40〜80Å程度のシリコン酸化
膜10を堆積し、次いで、膜厚が4000Å程度の第2
の多結晶シリコン膜11を堆積する。その後、第2の多
結晶シリコン膜11に、例えば、リンを拡散させて電気
導伝性を持たせる。Next, in the step shown in FIG. 5, a silicon oxide film 8 having a film thickness of about 20Å and a silicon nitride film 9 having a film thickness of about 70 to 150Å are formed on the semiconductor substrate 1 obtained in the step shown in FIG. Deposit one after another. Then, the silicon nitride film 9 is formed.
Is thermally oxidized to deposit a silicon oxide film 10 having a film thickness of about 40 to 80Å, and then a second film having a film thickness of about 4000Å is deposited.
Then, the polycrystalline silicon film 11 is deposited. After that, for example, phosphorus is diffused in the second polycrystalline silicon film 11 so as to have electric conductivity.
【0017】次に、図6に示す工程では、図5に示す工
程で得た半導体基板1をパターニングして、第2の多結
晶シリコン膜11、シリコン酸化膜10、シリコン窒化
膜9、シリコン酸化膜8、第2のシリコン酸化膜7を選
択的にエッチングする。このようにして、第2のゲート
絶縁膜12を介して第2のゲート電極13を形成した。
ここで、第1のゲート電極6と第2のゲート電極13と
の間には、第2のシリコン酸化膜7、シリコン酸化膜
8、シリコン窒化膜9、シリコン酸化膜10からなる第
2のゲート絶縁膜12が、半導体基板1と第2のゲート
電極13の間には、シリコン酸化膜8、シリコン窒化膜
9、シリコン酸化膜10からなる第2のゲート絶縁膜1
2が形成された。即ち、多結晶シリコン膜上に形成され
た第2のゲート絶縁膜12の膜厚は、単結晶シリコン上
に形成された第2のゲート絶縁膜12の膜厚より、残存
した第2のシリコン酸化膜7の膜厚分(500〜600
Å程度)厚く形成することができる。従って、この部分
の耐圧を十分に確保することができる。さらに、半導体
基板1と第2のゲート電極13の間に存在する第2のゲ
ート絶縁膜13は、ONO構造となり薄膜化が達成され
る。Next, in the step shown in FIG. 6, the semiconductor substrate 1 obtained in the step shown in FIG. 5 is patterned to form a second polycrystalline silicon film 11, a silicon oxide film 10, a silicon nitride film 9 and a silicon oxide film. The film 8 and the second silicon oxide film 7 are selectively etched. In this way, the second gate electrode 13 was formed via the second gate insulating film 12.
Here, the second gate including the second silicon oxide film 7, the silicon oxide film 8, the silicon nitride film 9, and the silicon oxide film 10 is provided between the first gate electrode 6 and the second gate electrode 13. The insulating film 12 is the second gate insulating film 1 including the silicon oxide film 8, the silicon nitride film 9, and the silicon oxide film 10 between the semiconductor substrate 1 and the second gate electrode 13.
2 was formed. That is, the film thickness of the second gate insulating film 12 formed on the polycrystalline silicon film is smaller than the film thickness of the remaining second silicon oxide film 12 formed on the single crystal silicon. The thickness of the film 7 (500 to 600
Å) It can be formed thick. Therefore, the breakdown voltage of this portion can be sufficiently secured. Furthermore, the second gate insulating film 13 existing between the semiconductor substrate 1 and the second gate electrode 13 has an ONO structure, and thinning is achieved.
【0018】その後、公知の方法により、ソース・ドレ
イン領域、配線等を形成し、半導体装置を完成する。
尚、本実施例の図3に示す工程では、半導体基板1を8
50℃の水蒸気雰囲気中で熱酸化して第2のシリコン酸
化膜7を形成したが、この方法に限らず、乾燥酸素雰囲
気中等、他の雰囲気中で熱酸化してもよい。After that, the source / drain regions, wirings, etc. are formed by a known method to complete the semiconductor device.
In the process shown in FIG. 3 of this embodiment, the semiconductor substrate 1 is
Although the second silicon oxide film 7 is formed by thermal oxidation in a water vapor atmosphere at 50 ° C., the present invention is not limited to this method, and the second silicon oxide film 7 may be thermally oxidized in another atmosphere such as a dry oxygen atmosphere.
【0019】また、図4に示す工程では、第2のシリコ
ン酸化膜7をフッ酸によりエッチングしたが、これに限
らず、第1のゲート電極6の表面に、第2のシリコン酸
化膜7を残すことが可能であれば、他のエッチング剤を
用いてもよい。そして、本実施例では、第1のゲート電
極6に、第2のゲート電極13の一部がオーバーラップ
した形状を有する半導体装置の製造方法について説明し
たが、これに限らず、例えば、第1のゲート電極に、第
2のゲート電極の一部及び第3のゲート電極の一部が共
にオーバーラップした形状を有する半導体装置等、半導
体基板に形成されるチャネル領域上に、独立して形成し
た複数のゲート電極を備え、一方のゲート電極の一部が
他方のゲート電極上にオーバーラップした形状を有する
半導体装置であれば、他の構造を有する半導体装置にも
応用できることは勿論である。In the step shown in FIG. 4, the second silicon oxide film 7 is etched with hydrofluoric acid. However, the present invention is not limited to this, and the second silicon oxide film 7 is formed on the surface of the first gate electrode 6. Other etchants may be used provided they can be left behind. Then, in the present embodiment, a method of manufacturing a semiconductor device having a shape in which a part of the second gate electrode 13 overlaps the first gate electrode 6 has been described, but the present invention is not limited to this. Is independently formed on a channel region formed on a semiconductor substrate, such as a semiconductor device having a shape in which a part of the second gate electrode and a part of the third gate electrode overlap each other. Needless to say, a semiconductor device having a plurality of gate electrodes, and a part of one gate electrode overlapping the other gate electrode can be applied to a semiconductor device having another structure.
【0020】[0020]
【発明の効果】以上説明したように、請求項1記載の発
明によれば、前記一方のゲート電極上にオーバーラップ
しているゲート電極のゲート絶縁膜の膜厚のうち、当該
一方のゲート電極と接触した領域の膜厚を、前記半導体
基板と接触した領域の膜厚より厚くしたことで、前記両
ゲート電極間に存在するゲート絶縁膜の耐圧を十分に確
保することができる結果、ゲート絶縁膜の薄膜化に十分
に対応することが可能となる。従って、信頼性が向上す
ると共に、高集積化が達成された半導体装置を提供する
ことができる。As described above, according to the first aspect of the invention, one of the gate electrode film thicknesses of the gate insulating film of the gate electrode overlapping the one gate electrode is the one gate electrode. By making the film thickness of the region in contact with the semiconductor substrate thicker than that in the region in contact with the semiconductor substrate, it is possible to sufficiently secure the breakdown voltage of the gate insulating film existing between the both gate electrodes. It becomes possible to sufficiently cope with the thinning of the film. Therefore, it is possible to provide a semiconductor device having improved reliability and high integration.
【0021】そして、請求項2記載の発明によれば、多
結晶シリコン膜上と単結晶シリコン上での熱酸化速度の
差、及び、多結晶シリコン膜上に堆積した酸化膜と単結
晶シリコン上に堆積した酸化膜のエッチングレートの差
を利用して、多結晶シリコン膜からなるゲート電極上に
形成される絶縁膜の膜厚を、半導体基板(単結晶シリコ
ン)上に形成される絶縁膜の膜厚より厚くすることがで
きる。従って、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜の耐圧を向上することができる
結果、半導体装置の信頼性が向上する。さらに、ゲート
電極と半導体基板との間に存在するゲート絶縁膜の膜厚
を薄膜化することができるため、高集積化も達成され
る。According to the second aspect of the invention, the difference in thermal oxidation rate between the polycrystalline silicon film and the single crystal silicon, and the oxide film and the single crystal silicon deposited on the polycrystalline silicon film By utilizing the difference in etching rate of the oxide film deposited on the gate electrode, the thickness of the insulating film formed on the gate electrode made of the polycrystalline silicon film is changed to that of the insulating film formed on the semiconductor substrate (single crystal silicon). It can be thicker than the film thickness. Therefore, the breakdown voltage of the gate insulating film existing between the plurality of independently formed gate electrodes can be improved, and as a result, the reliability of the semiconductor device is improved. Furthermore, since the thickness of the gate insulating film existing between the gate electrode and the semiconductor substrate can be reduced, high integration can be achieved.
【図1】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 1 is a partial cross-sectional view showing a manufacturing process of a semiconductor device according to an embodiment of the invention.
【図2】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 2 is a partial cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the invention.
【図3】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 3 is a partial cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the invention.
【図4】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 4 is a partial cross-sectional view showing the manufacturing process of the semiconductor device according to the example of the invention.
【図5】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 5 is a partial cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the invention.
【図6】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。FIG. 6 is a partial cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the invention.
【図7】従来の半導体装置を示す一部断面図である。FIG. 7 is a partial cross-sectional view showing a conventional semiconductor device.
1 半導体基板 2 フィールド酸化膜 3 第1のシリコン酸化膜 4 第1の多結晶シリコン膜 5 第1のゲート絶縁膜 6 第1のゲート電極 7 第2のシリコン酸化膜 8 シリコン酸化膜 9 シリコン窒化膜 10 シリコン酸化膜 11 第2の多結晶シリコン酸化膜 12 第2のゲート絶縁膜 13 第2のゲート電極 1 semiconductor substrate 2 field oxide film 3 first silicon oxide film 4 first polycrystalline silicon film 5 first gate insulating film 6 first gate electrode 7 second silicon oxide film 8 silicon oxide film 9 silicon nitride film 10 Silicon Oxide Film 11 Second Polycrystalline Silicon Oxide Film 12 Second Gate Insulating Film 13 Second Gate Electrode
Claims (2)
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置において、 前記一方のゲート電極上にオーバーラップしているゲー
ト電極のゲート絶縁膜は、多層構造を有し、且つ、当該
一方のゲート電極と接触する領域の膜厚が、前記半導体
基板と接触する領域の膜厚より厚いことを特徴とする半
導体装置。1. A semiconductor having a plurality of independently formed gate electrodes on a channel region formed on a semiconductor substrate, and a shape in which a part of the other gate electrode overlaps one gate electrode. In the device, the gate insulating film of the gate electrode that overlaps the one gate electrode has a multi-layered structure, and a film thickness of a region in contact with the one gate electrode is in contact with the semiconductor substrate. A semiconductor device characterized by being thicker than a film thickness of a region to be formed.
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置を製造する方法におい
て、 前記半導体基板上に、第1の酸化膜,第1の多結晶シリ
コン膜を順に形成する第1工程と、前記第1の酸化膜及
び第1の多結晶シリコン膜を選択的に除去する第2工程
と、第2工程で露出した半導体基板上と、第3工程で選
択的に形成した第1の多結晶シリコン膜の表面に、第2
の酸化膜を形成する第3工程と、前記第2工程で露出し
た半導体基板領域が再び露出するまで、前記第2の酸化
膜をエッチングする第4工程と、第4工程で露出した半
導体基板領域上と前記第2の酸化膜表面に、絶縁膜を形
成する第5工程と、前記絶縁膜上に、第2の多結晶シリ
コン膜を形成する第6工程と、前記絶縁膜及び第2の多
結晶シリコン膜を選択的に除去する第7工程と、を有す
ることを特徴とする半導体装置の製造方法。2. A semiconductor having a plurality of independently formed gate electrodes on a channel region formed on a semiconductor substrate, and a shape in which one gate electrode partially overlaps with the other gate electrode. In the method of manufacturing the device, a first step of sequentially forming a first oxide film and a first polycrystalline silicon film on the semiconductor substrate, and a step of forming the first oxide film and the first polycrystalline silicon film. The second step of removing selectively, the semiconductor substrate exposed in the second step, and the surface of the first polycrystalline silicon film selectively formed in the third step,
Forming an oxide film, a fourth step of etching the second oxide film until the semiconductor substrate region exposed in the second step is exposed again, and a semiconductor substrate region exposed in the fourth step A fifth step of forming an insulating film on the upper surface of the second oxide film, a sixth step of forming a second polycrystalline silicon film on the insulating film, and the insulating film and the second polycrystalline film. A seventh step of selectively removing the crystalline silicon film, and a method of manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91192A JPH05183156A (en) | 1992-01-07 | 1992-01-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91192A JPH05183156A (en) | 1992-01-07 | 1992-01-07 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183156A true JPH05183156A (en) | 1993-07-23 |
Family
ID=11486864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP91192A Pending JPH05183156A (en) | 1992-01-07 | 1992-01-07 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183156A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| US7749880B2 (en) * | 2004-08-10 | 2010-07-06 | Seiko Instruments Inc. | Method of manufacturing semiconductor integrated circuit device |
-
1992
- 1992-01-07 JP JP91192A patent/JPH05183156A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| US7749880B2 (en) * | 2004-08-10 | 2010-07-06 | Seiko Instruments Inc. | Method of manufacturing semiconductor integrated circuit device |
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