JPH05183156A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05183156A JPH05183156A JP91192A JP91192A JPH05183156A JP H05183156 A JPH05183156 A JP H05183156A JP 91192 A JP91192 A JP 91192A JP 91192 A JP91192 A JP 91192A JP H05183156 A JPH05183156 A JP H05183156A
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Abstract
(57)【要約】
【目的】独立して形成された複数のゲート電極を備え、
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置における前記ゲ
ート電極間に存在するゲート絶縁膜の耐圧を向上する。 【構成】半導体基板１上に、第１のゲート絶縁膜５を介
して第１のゲート電極６を形成した後、露出している半
導体基板１上と第１のゲート電極６の表面に、第２のシ
リコン酸化膜７を形成し、前記工程で露出していた半導
体基板１領域が再び露出するまで第２のシリコン酸化膜
７をエッチングした後、全面に絶縁膜、第２の多結晶シ
リコン膜１２を順次形成し、これをパターニングして選
択的に除去し、第２のゲート絶縁膜１２を介して第２の
ゲート電極１３を形成する。
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置における前記ゲ
ート電極間に存在するゲート絶縁膜の耐圧を向上する。 【構成】半導体基板１上に、第１のゲート絶縁膜５を介
して第１のゲート電極６を形成した後、露出している半
導体基板１上と第１のゲート電極６の表面に、第２のシ
リコン酸化膜７を形成し、前記工程で露出していた半導
体基板１領域が再び露出するまで第２のシリコン酸化膜
７をエッチングした後、全面に絶縁膜、第２の多結晶シ
リコン膜１２を順次形成し、これをパターニングして選
択的に除去し、第２のゲート絶縁膜１２を介して第２の
ゲート電極１３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特に、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜（層間絶縁膜）の耐圧を向上し
た半導体装置の製造方法に関する。
に係り、特に、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜（層間絶縁膜）の耐圧を向上し
た半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体基板に形成されたチャネル
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置として、例え
ば、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉ
ｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の
半導体不揮発性記憶装置やスプリットゲート型の半導体
不揮発性記憶装置等が挙げられる。
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極の一部が、他方のゲート電極上にオー
バーラップした形状を有する半導体装置として、例え
ば、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉ
ｄｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の
半導体不揮発性記憶装置やスプリットゲート型の半導体
不揮発性記憶装置等が挙げられる。
【０００３】これらの半導体装置は、例えば、図７に示
すように、半導体基板１の所定位置にゲート絶縁膜２０
を介して多結晶シリコン膜からなる第１のゲート電極２
１を形成した後、この上に、酸化膜、窒化膜、酸化膜を
順に堆積して多層構造からなる層間絶縁膜を形成し、さ
らにこの上に、多結晶シリコン膜を堆積し、次いで、前
記層間絶縁膜と多結晶シリコン膜が、前記第１のゲート
電極２１上の一部にオーバーラップするように、当該層
間絶縁膜と多結晶シリコン膜を選択的に除去すること
で、ゲート絶縁膜２３を介して第２のゲート電極２２を
形成している。
すように、半導体基板１の所定位置にゲート絶縁膜２０
を介して多結晶シリコン膜からなる第１のゲート電極２
１を形成した後、この上に、酸化膜、窒化膜、酸化膜を
順に堆積して多層構造からなる層間絶縁膜を形成し、さ
らにこの上に、多結晶シリコン膜を堆積し、次いで、前
記層間絶縁膜と多結晶シリコン膜が、前記第１のゲート
電極２１上の一部にオーバーラップするように、当該層
間絶縁膜と多結晶シリコン膜を選択的に除去すること
で、ゲート絶縁膜２３を介して第２のゲート電極２２を
形成している。
【０００４】
【発明が解決しようとする課題】前記従来の半導体装置
において、半導体基板１と第２のゲート電極２２との間
に存在するゲート絶縁膜２３は、単結晶シリコン（半導
体基板）上に堆積されているため、絶縁特性に優れてい
る。従って、半導体基板１と第２のゲート電極２２との
間に存在するゲート絶縁膜２３は、薄膜化しても半導体
装置の性能に支障をきたすことはない。
において、半導体基板１と第２のゲート電極２２との間
に存在するゲート絶縁膜２３は、単結晶シリコン（半導
体基板）上に堆積されているため、絶縁特性に優れてい
る。従って、半導体基板１と第２のゲート電極２２との
間に存在するゲート絶縁膜２３は、薄膜化しても半導体
装置の性能に支障をきたすことはない。
【０００５】しかしながら、前記第１のゲート電極２１
と第２のゲート電極２２との間に存在するゲート絶縁膜
２３は、その一部分が多結晶シリコン膜（第１のゲート
電極２１）上に堆積される。ここで、従来から公知であ
るが、多結晶シリコン膜上に堆積した絶縁膜の絶縁特性
は、単結晶シリコン上に堆積される絶縁膜の絶縁特性に
比べ劣っているため、第１のゲート電極２１と第２のゲ
ート電極２２との間に存在するゲート絶縁膜２３を薄膜
化すると、この部分の耐圧（絶縁特性）が不十分とな
り、半導体装置の性能に支障をきたすという問題があっ
た。
と第２のゲート電極２２との間に存在するゲート絶縁膜
２３は、その一部分が多結晶シリコン膜（第１のゲート
電極２１）上に堆積される。ここで、従来から公知であ
るが、多結晶シリコン膜上に堆積した絶縁膜の絶縁特性
は、単結晶シリコン上に堆積される絶縁膜の絶縁特性に
比べ劣っているため、第１のゲート電極２１と第２のゲ
ート電極２２との間に存在するゲート絶縁膜２３を薄膜
化すると、この部分の耐圧（絶縁特性）が不十分とな
り、半導体装置の性能に支障をきたすという問題があっ
た。
【０００６】そして、特に、ＭＯＮＯＳ型の半導体不揮
発性記憶素子においては、ＯＮＯ（酸化膜／窒化膜／酸
化膜）部分の膜厚は、酸化膜換算で８０〜１５０Å程度
と薄く、今後さらなる薄膜化が期待されており、この薄
膜化の条件に対応可能な耐圧をゲート絶縁膜２３に付与
することが必要となっている。本発明は、このような問
題を解決することを課題とするものであり、独立して形
成された複数のゲート電極を備え、一方のゲート電極上
に、他方のゲート電極の一部がオーバーラップした形状
を有する半導体装置の、前記ゲート電極間に存在するゲ
ート絶縁膜の耐圧を向上した半導体装置及びその製造方
法を提供することを目的とする。
発性記憶素子においては、ＯＮＯ（酸化膜／窒化膜／酸
化膜）部分の膜厚は、酸化膜換算で８０〜１５０Å程度
と薄く、今後さらなる薄膜化が期待されており、この薄
膜化の条件に対応可能な耐圧をゲート絶縁膜２３に付与
することが必要となっている。本発明は、このような問
題を解決することを課題とするものであり、独立して形
成された複数のゲート電極を備え、一方のゲート電極上
に、他方のゲート電極の一部がオーバーラップした形状
を有する半導体装置の、前記ゲート電極間に存在するゲ
ート絶縁膜の耐圧を向上した半導体装置及びその製造方
法を提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、本発明は、半導体基板に形成されるチャネル領域上
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置において、前記一方の
ゲート電極上にオーバーラップしているゲート電極のゲ
ート絶縁膜は、多層構造を有し、且つ、当該一方のゲー
ト電極と接触する領域の膜厚が、前記半導体基板と接触
する領域の膜厚より厚いことを特徴とする半導体装置を
提供するものである。
め、本発明は、半導体基板に形成されるチャネル領域上
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置において、前記一方の
ゲート電極上にオーバーラップしているゲート電極のゲ
ート絶縁膜は、多層構造を有し、且つ、当該一方のゲー
ト電極と接触する領域の膜厚が、前記半導体基板と接触
する領域の膜厚より厚いことを特徴とする半導体装置を
提供するものである。
【０００８】そして、半導体基板に形成されるチャネル
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極上に、他方のゲート電極の一部がオー
バーラップした形状を有する半導体装置を製造する方法
において、前記半導体基板上に、第１の酸化膜，第１の
多結晶シリコン膜を順に形成する第１工程と、前記第１
の酸化膜及び第１の多結晶シリコン膜を選択的に除去す
る第２工程と、第２工程で露出した半導体基板上と、第
３工程で選択的に形成した第１の多結晶シリコン膜の表
面に、第２の酸化膜を形成する第３工程と、前記第２工
程で露出した半導体基板領域が再び露出するまで、前記
第２の酸化膜をエッチングする第４工程と、第４工程で
露出した半導体基板領域上と前記第２の酸化膜表面に、
絶縁膜を形成する第５工程と、前記絶縁膜上に、第２の
多結晶シリコン膜を形成する第６工程と、前記絶縁膜及
び第２の多結晶シリコン膜を選択的に除去する第７工程
と、を有することを特徴とする半導体装置の製造方法を
提供するものである。
領域上に、独立して形成した複数のゲート電極を備え、
一方のゲート電極上に、他方のゲート電極の一部がオー
バーラップした形状を有する半導体装置を製造する方法
において、前記半導体基板上に、第１の酸化膜，第１の
多結晶シリコン膜を順に形成する第１工程と、前記第１
の酸化膜及び第１の多結晶シリコン膜を選択的に除去す
る第２工程と、第２工程で露出した半導体基板上と、第
３工程で選択的に形成した第１の多結晶シリコン膜の表
面に、第２の酸化膜を形成する第３工程と、前記第２工
程で露出した半導体基板領域が再び露出するまで、前記
第２の酸化膜をエッチングする第４工程と、第４工程で
露出した半導体基板領域上と前記第２の酸化膜表面に、
絶縁膜を形成する第５工程と、前記絶縁膜上に、第２の
多結晶シリコン膜を形成する第６工程と、前記絶縁膜及
び第２の多結晶シリコン膜を選択的に除去する第７工程
と、を有することを特徴とする半導体装置の製造方法を
提供するものである。
【０００９】
【作用】請求項１記載の半導体装置によれば、前記一方
のゲート電極上にオーバーラップしているゲート電極の
ゲート絶縁膜の膜厚のうち、当該一方のゲート電極と接
触した領域の膜厚を、前記半導体基板と接触した領域の
膜厚より厚くしたことで、例えば、前記ゲート絶縁膜の
基本構造を、薄膜化が可能なＯＮＯ構造としても、前記
両ゲート電極間に存在するゲート絶縁膜の耐圧を十分に
確保することができる。従って、ゲート絶縁膜の薄膜化
に十分に対応することが可能となる。
のゲート電極上にオーバーラップしているゲート電極の
ゲート絶縁膜の膜厚のうち、当該一方のゲート電極と接
触した領域の膜厚を、前記半導体基板と接触した領域の
膜厚より厚くしたことで、例えば、前記ゲート絶縁膜の
基本構造を、薄膜化が可能なＯＮＯ構造としても、前記
両ゲート電極間に存在するゲート絶縁膜の耐圧を十分に
確保することができる。従って、ゲート絶縁膜の薄膜化
に十分に対応することが可能となる。
【００１０】そして、請求項２記載の半導体装置の製造
方法によれば、前記第３工程において、前記第２工程で
選択的に形成した第１の多結晶シリコン膜の表面と、前
記第２工程で露出した半導体基板上に、第２の酸化膜を
形成することで、前記露出した半導体基板上に形成され
る第２の酸化膜の膜厚を、前記第１の多結晶シリコン膜
の表面に形成される第２の酸化膜の膜厚より厚くするこ
とができる。即ち、この膜厚の差は、熱酸化により多結
晶シリコン膜上に、酸化膜を堆積する速度（酸化速度）
が、同条件で単結晶シリコン（半導体基板）上に酸化膜
を堆積する速度より、約２．５〜４倍速い（前記熱酸化
の雰囲気により若干異なる）ために起こるものである。
方法によれば、前記第３工程において、前記第２工程で
選択的に形成した第１の多結晶シリコン膜の表面と、前
記第２工程で露出した半導体基板上に、第２の酸化膜を
形成することで、前記露出した半導体基板上に形成され
る第２の酸化膜の膜厚を、前記第１の多結晶シリコン膜
の表面に形成される第２の酸化膜の膜厚より厚くするこ
とができる。即ち、この膜厚の差は、熱酸化により多結
晶シリコン膜上に、酸化膜を堆積する速度（酸化速度）
が、同条件で単結晶シリコン（半導体基板）上に酸化膜
を堆積する速度より、約２．５〜４倍速い（前記熱酸化
の雰囲気により若干異なる）ために起こるものである。
【００１１】そして、前記第４工程において、前記第２
工程で露出した半導体基板領域が再び露出するまで第２
の酸化膜をエッチングすることで、前記第２工程で選択
的に形成した第１の酸化膜及び第１の多結晶シリコン膜
の表面にのみ、第２の酸化膜を形成することができる。
即ち、これは、多結晶シリコン膜上に形成した酸化膜の
エッチングレートは、単結晶シリコン上に形成した酸化
膜のエッチングレートと比較して、約１〜１．５倍と、
前記酸化速度の差に比べ著しく小さいために起こるもの
である。
工程で露出した半導体基板領域が再び露出するまで第２
の酸化膜をエッチングすることで、前記第２工程で選択
的に形成した第１の酸化膜及び第１の多結晶シリコン膜
の表面にのみ、第２の酸化膜を形成することができる。
即ち、これは、多結晶シリコン膜上に形成した酸化膜の
エッチングレートは、単結晶シリコン上に形成した酸化
膜のエッチングレートと比較して、約１〜１．５倍と、
前記酸化速度の差に比べ著しく小さいために起こるもの
である。
【００１２】よって、前記第５工程において形成される
絶縁膜は、前記第２工程で選択的に形成した第１の酸化
膜及び第１の多結晶シリコン膜の表面では、露出した半
導体基板上より、残存した第２の酸化膜分だけ絶縁膜の
膜厚を厚くすることができる。従って、前記多結晶シリ
コン膜上に形成した絶縁膜の耐圧を十分に確保すること
ができる結果、例えば、ＯＮＯ構造のようなゲート絶縁
膜の薄膜化に、十分に対応することが可能となる。
絶縁膜は、前記第２工程で選択的に形成した第１の酸化
膜及び第１の多結晶シリコン膜の表面では、露出した半
導体基板上より、残存した第２の酸化膜分だけ絶縁膜の
膜厚を厚くすることができる。従って、前記多結晶シリ
コン膜上に形成した絶縁膜の耐圧を十分に確保すること
ができる結果、例えば、ＯＮＯ構造のようなゲート絶縁
膜の薄膜化に、十分に対応することが可能となる。
【００１３】
【実施例】次に、本発明に係る実施例について、図面を
参照して説明する。図１ないし図６は、本発明の実施例
に係る半導体装置の製造工程を示す一部断面図である。
図１に示す工程では、フィールド酸化膜２で素子分離し
た半導体基板１上に、例えば、９００℃のドライ酸化を
行い、膜厚が２００Å程度の第１のシリコン酸化膜３を
堆積する。次いで、この上に、膜厚が４０００Å程度の
第１の多結晶シリコン膜４を堆積し、これに、例えば、
リンを拡散させて、第１の多結晶シリコン膜４に電気導
伝性を持たせる。
参照して説明する。図１ないし図６は、本発明の実施例
に係る半導体装置の製造工程を示す一部断面図である。
図１に示す工程では、フィールド酸化膜２で素子分離し
た半導体基板１上に、例えば、９００℃のドライ酸化を
行い、膜厚が２００Å程度の第１のシリコン酸化膜３を
堆積する。次いで、この上に、膜厚が４０００Å程度の
第１の多結晶シリコン膜４を堆積し、これに、例えば、
リンを拡散させて、第１の多結晶シリコン膜４に電気導
伝性を持たせる。
【００１４】次に、図２に示す工程では、図１に示す工
程で得た半導体基板１をパターニングして、第１のシリ
コン酸化膜３及び第１の多結晶シリコン膜４を選択的に
エッチングする。このようにして、半導体基板１上に、
第１のゲート絶縁膜５を介して第１のゲート電極６を形
成した。次いで、図３に示す工程では、図２に示す工程
で得た半導体基板１を、８５０℃の水蒸気雰囲気中で熱
酸化し、第２のシリコン酸化膜７を形成する。ここで、
単結晶シリコンと多結晶シリコン上では、前記熱酸化の
速度が異なるため、前記半導体基板１のうち、前記図２
に示す工程で露出された半導体基板１領域（単結晶シリ
コン）上には、膜厚が２００Å程度の第２のシリコン酸
化膜７が、第１のゲート電極６の表面には、膜厚が８０
０Å程度の第２のシリコン酸化膜７が堆積する。
程で得た半導体基板１をパターニングして、第１のシリ
コン酸化膜３及び第１の多結晶シリコン膜４を選択的に
エッチングする。このようにして、半導体基板１上に、
第１のゲート絶縁膜５を介して第１のゲート電極６を形
成した。次いで、図３に示す工程では、図２に示す工程
で得た半導体基板１を、８５０℃の水蒸気雰囲気中で熱
酸化し、第２のシリコン酸化膜７を形成する。ここで、
単結晶シリコンと多結晶シリコン上では、前記熱酸化の
速度が異なるため、前記半導体基板１のうち、前記図２
に示す工程で露出された半導体基板１領域（単結晶シリ
コン）上には、膜厚が２００Å程度の第２のシリコン酸
化膜７が、第１のゲート電極６の表面には、膜厚が８０
０Å程度の第２のシリコン酸化膜７が堆積する。
【００１５】次に、図４に示す工程では、フッ酸を用い
て、図３に示す工程で得た第２のシリコン酸化膜７をエ
ッチングし、前記図２に示す工程で露出された半導体基
板１領域を再び露出する。ここで、第２のシリコン酸化
膜７のフッ酸に対するエッチングレートが異なるため、
前記半導体基板１の所定領域が露出した時、第１のゲー
ト電極６の表面に、膜厚が５００〜６００Å程度の第２
のシリコン酸化膜７が残る。
て、図３に示す工程で得た第２のシリコン酸化膜７をエ
ッチングし、前記図２に示す工程で露出された半導体基
板１領域を再び露出する。ここで、第２のシリコン酸化
膜７のフッ酸に対するエッチングレートが異なるため、
前記半導体基板１の所定領域が露出した時、第１のゲー
ト電極６の表面に、膜厚が５００〜６００Å程度の第２
のシリコン酸化膜７が残る。
【００１６】次いで、図５に示す工程では、図４に示す
工程で得た半導体基板１上に、膜厚が２０Å程度のシリ
コン酸化膜８、膜厚が７０〜１５０Å程度のシリコン窒
化膜９を順次堆積する。その後、前記シリコン窒化膜９
を熱酸化して、膜厚が４０〜８０Å程度のシリコン酸化
膜１０を堆積し、次いで、膜厚が４０００Å程度の第２
の多結晶シリコン膜１１を堆積する。その後、第２の多
結晶シリコン膜１１に、例えば、リンを拡散させて電気
導伝性を持たせる。
工程で得た半導体基板１上に、膜厚が２０Å程度のシリ
コン酸化膜８、膜厚が７０〜１５０Å程度のシリコン窒
化膜９を順次堆積する。その後、前記シリコン窒化膜９
を熱酸化して、膜厚が４０〜８０Å程度のシリコン酸化
膜１０を堆積し、次いで、膜厚が４０００Å程度の第２
の多結晶シリコン膜１１を堆積する。その後、第２の多
結晶シリコン膜１１に、例えば、リンを拡散させて電気
導伝性を持たせる。
【００１７】次に、図６に示す工程では、図５に示す工
程で得た半導体基板１をパターニングして、第２の多結
晶シリコン膜１１、シリコン酸化膜１０、シリコン窒化
膜９、シリコン酸化膜８、第２のシリコン酸化膜７を選
択的にエッチングする。このようにして、第２のゲート
絶縁膜１２を介して第２のゲート電極１３を形成した。
ここで、第１のゲート電極６と第２のゲート電極１３と
の間には、第２のシリコン酸化膜７、シリコン酸化膜
８、シリコン窒化膜９、シリコン酸化膜１０からなる第
２のゲート絶縁膜１２が、半導体基板１と第２のゲート
電極１３の間には、シリコン酸化膜８、シリコン窒化膜
９、シリコン酸化膜１０からなる第２のゲート絶縁膜１
２が形成された。即ち、多結晶シリコン膜上に形成され
た第２のゲート絶縁膜１２の膜厚は、単結晶シリコン上
に形成された第２のゲート絶縁膜１２の膜厚より、残存
した第２のシリコン酸化膜７の膜厚分（５００〜６００
Å程度）厚く形成することができる。従って、この部分
の耐圧を十分に確保することができる。さらに、半導体
基板１と第２のゲート電極１３の間に存在する第２のゲ
ート絶縁膜１３は、ＯＮＯ構造となり薄膜化が達成され
る。
程で得た半導体基板１をパターニングして、第２の多結
晶シリコン膜１１、シリコン酸化膜１０、シリコン窒化
膜９、シリコン酸化膜８、第２のシリコン酸化膜７を選
択的にエッチングする。このようにして、第２のゲート
絶縁膜１２を介して第２のゲート電極１３を形成した。
ここで、第１のゲート電極６と第２のゲート電極１３と
の間には、第２のシリコン酸化膜７、シリコン酸化膜
８、シリコン窒化膜９、シリコン酸化膜１０からなる第
２のゲート絶縁膜１２が、半導体基板１と第２のゲート
電極１３の間には、シリコン酸化膜８、シリコン窒化膜
９、シリコン酸化膜１０からなる第２のゲート絶縁膜１
２が形成された。即ち、多結晶シリコン膜上に形成され
た第２のゲート絶縁膜１２の膜厚は、単結晶シリコン上
に形成された第２のゲート絶縁膜１２の膜厚より、残存
した第２のシリコン酸化膜７の膜厚分（５００〜６００
Å程度）厚く形成することができる。従って、この部分
の耐圧を十分に確保することができる。さらに、半導体
基板１と第２のゲート電極１３の間に存在する第２のゲ
ート絶縁膜１３は、ＯＮＯ構造となり薄膜化が達成され
る。
【００１８】その後、公知の方法により、ソース・ドレ
イン領域、配線等を形成し、半導体装置を完成する。
尚、本実施例の図３に示す工程では、半導体基板１を８
５０℃の水蒸気雰囲気中で熱酸化して第２のシリコン酸
化膜７を形成したが、この方法に限らず、乾燥酸素雰囲
気中等、他の雰囲気中で熱酸化してもよい。
イン領域、配線等を形成し、半導体装置を完成する。
尚、本実施例の図３に示す工程では、半導体基板１を８
５０℃の水蒸気雰囲気中で熱酸化して第２のシリコン酸
化膜７を形成したが、この方法に限らず、乾燥酸素雰囲
気中等、他の雰囲気中で熱酸化してもよい。
【００１９】また、図４に示す工程では、第２のシリコ
ン酸化膜７をフッ酸によりエッチングしたが、これに限
らず、第１のゲート電極６の表面に、第２のシリコン酸
化膜７を残すことが可能であれば、他のエッチング剤を
用いてもよい。そして、本実施例では、第１のゲート電
極６に、第２のゲート電極１３の一部がオーバーラップ
した形状を有する半導体装置の製造方法について説明し
たが、これに限らず、例えば、第１のゲート電極に、第
２のゲート電極の一部及び第３のゲート電極の一部が共
にオーバーラップした形状を有する半導体装置等、半導
体基板に形成されるチャネル領域上に、独立して形成し
た複数のゲート電極を備え、一方のゲート電極の一部が
他方のゲート電極上にオーバーラップした形状を有する
半導体装置であれば、他の構造を有する半導体装置にも
応用できることは勿論である。
ン酸化膜７をフッ酸によりエッチングしたが、これに限
らず、第１のゲート電極６の表面に、第２のシリコン酸
化膜７を残すことが可能であれば、他のエッチング剤を
用いてもよい。そして、本実施例では、第１のゲート電
極６に、第２のゲート電極１３の一部がオーバーラップ
した形状を有する半導体装置の製造方法について説明し
たが、これに限らず、例えば、第１のゲート電極に、第
２のゲート電極の一部及び第３のゲート電極の一部が共
にオーバーラップした形状を有する半導体装置等、半導
体基板に形成されるチャネル領域上に、独立して形成し
た複数のゲート電極を備え、一方のゲート電極の一部が
他方のゲート電極上にオーバーラップした形状を有する
半導体装置であれば、他の構造を有する半導体装置にも
応用できることは勿論である。
【００２０】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、前記一方のゲート電極上にオーバーラップ
しているゲート電極のゲート絶縁膜の膜厚のうち、当該
一方のゲート電極と接触した領域の膜厚を、前記半導体
基板と接触した領域の膜厚より厚くしたことで、前記両
ゲート電極間に存在するゲート絶縁膜の耐圧を十分に確
保することができる結果、ゲート絶縁膜の薄膜化に十分
に対応することが可能となる。従って、信頼性が向上す
ると共に、高集積化が達成された半導体装置を提供する
ことができる。
明によれば、前記一方のゲート電極上にオーバーラップ
しているゲート電極のゲート絶縁膜の膜厚のうち、当該
一方のゲート電極と接触した領域の膜厚を、前記半導体
基板と接触した領域の膜厚より厚くしたことで、前記両
ゲート電極間に存在するゲート絶縁膜の耐圧を十分に確
保することができる結果、ゲート絶縁膜の薄膜化に十分
に対応することが可能となる。従って、信頼性が向上す
ると共に、高集積化が達成された半導体装置を提供する
ことができる。
【００２１】そして、請求項２記載の発明によれば、多
結晶シリコン膜上と単結晶シリコン上での熱酸化速度の
差、及び、多結晶シリコン膜上に堆積した酸化膜と単結
晶シリコン上に堆積した酸化膜のエッチングレートの差
を利用して、多結晶シリコン膜からなるゲート電極上に
形成される絶縁膜の膜厚を、半導体基板（単結晶シリコ
ン）上に形成される絶縁膜の膜厚より厚くすることがで
きる。従って、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜の耐圧を向上することができる
結果、半導体装置の信頼性が向上する。さらに、ゲート
電極と半導体基板との間に存在するゲート絶縁膜の膜厚
を薄膜化することができるため、高集積化も達成され
る。
結晶シリコン膜上と単結晶シリコン上での熱酸化速度の
差、及び、多結晶シリコン膜上に堆積した酸化膜と単結
晶シリコン上に堆積した酸化膜のエッチングレートの差
を利用して、多結晶シリコン膜からなるゲート電極上に
形成される絶縁膜の膜厚を、半導体基板（単結晶シリコ
ン）上に形成される絶縁膜の膜厚より厚くすることがで
きる。従って、独立して形成された複数のゲート電極間
に存在するゲート絶縁膜の耐圧を向上することができる
結果、半導体装置の信頼性が向上する。さらに、ゲート
電極と半導体基板との間に存在するゲート絶縁膜の膜厚
を薄膜化することができるため、高集積化も達成され
る。
【図１】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図２】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図３】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図４】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図５】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図６】本発明の実施例に係る半導体装置の製造工程を
示す一部断面図である。
示す一部断面図である。
【図７】従来の半導体装置を示す一部断面図である。
１ 半導体基板 ２ フィールド酸化膜 ３ 第１のシリコン酸化膜 ４ 第１の多結晶シリコン膜 ５ 第１のゲート絶縁膜 ６ 第１のゲート電極 ７ 第２のシリコン酸化膜 ８ シリコン酸化膜 ９ シリコン窒化膜 １０ シリコン酸化膜 １１ 第２の多結晶シリコン酸化膜 １２ 第２のゲート絶縁膜 １３ 第２のゲート電極
Claims (2)
- 【請求項１】 半導体基板に形成されるチャネル領域上
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置において、 前記一方のゲート電極上にオーバーラップしているゲー
ト電極のゲート絶縁膜は、多層構造を有し、且つ、当該
一方のゲート電極と接触する領域の膜厚が、前記半導体
基板と接触する領域の膜厚より厚いことを特徴とする半
導体装置。 - 【請求項２】 半導体基板に形成されるチャネル領域上
に、独立して形成した複数のゲート電極を備え、一方の
ゲート電極上に、他方のゲート電極の一部がオーバーラ
ップした形状を有する半導体装置を製造する方法におい
て、 前記半導体基板上に、第１の酸化膜，第１の多結晶シリ
コン膜を順に形成する第１工程と、前記第１の酸化膜及
び第１の多結晶シリコン膜を選択的に除去する第２工程
と、第２工程で露出した半導体基板上と、第３工程で選
択的に形成した第１の多結晶シリコン膜の表面に、第２
の酸化膜を形成する第３工程と、前記第２工程で露出し
た半導体基板領域が再び露出するまで、前記第２の酸化
膜をエッチングする第４工程と、第４工程で露出した半
導体基板領域上と前記第２の酸化膜表面に、絶縁膜を形
成する第５工程と、前記絶縁膜上に、第２の多結晶シリ
コン膜を形成する第６工程と、前記絶縁膜及び第２の多
結晶シリコン膜を選択的に除去する第７工程と、を有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91192A JPH05183156A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP91192A JPH05183156A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05183156A true JPH05183156A (ja) | 1993-07-23 |
Family
ID=11486864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP91192A Pending JPH05183156A (ja) | 1992-01-07 | 1992-01-07 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05183156A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| US7749880B2 (en) * | 2004-08-10 | 2010-07-06 | Seiko Instruments Inc. | Method of manufacturing semiconductor integrated circuit device |
-
1992
- 1992-01-07 JP JP91192A patent/JPH05183156A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6791156B2 (en) | 2001-10-26 | 2004-09-14 | Denso Corporation | Semiconductor device and method for manufacturing it |
| US7749880B2 (en) * | 2004-08-10 | 2010-07-06 | Seiko Instruments Inc. | Method of manufacturing semiconductor integrated circuit device |
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