JPH05189089A - データ処理システム - Google Patents
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- JPH05189089A JPH05189089A JP3352329A JP35232991A JPH05189089A JP H05189089 A JPH05189089 A JP H05189089A JP 3352329 A JP3352329 A JP 3352329A JP 35232991 A JP35232991 A JP 35232991A JP H05189089 A JPH05189089 A JP H05189089A
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Abstract
(57)【要約】
【目的】 演算回路装置によるプログラムの実行によ
り、障害が発生した周辺回路装置に対してハードウェア
のリセットをかけられるようにし、正常動作を行ってい
る周辺回路装置の必要なデータ等を破壊しないようにす
る。 【構成】 障害が発生した周辺回路装置に対してリセッ
トをかけるためのビットをレジスタ１ａに格納すると、
リセット信号制御回路１ｂはレジスタ１ａからのリセッ
ト信号により当該周辺回路装置をリセットし、初期化を
行う。
り、障害が発生した周辺回路装置に対してハードウェア
のリセットをかけられるようにし、正常動作を行ってい
る周辺回路装置の必要なデータ等を破壊しないようにす
る。 【構成】 障害が発生した周辺回路装置に対してリセッ
トをかけるためのビットをレジスタ１ａに格納すると、
リセット信号制御回路１ｂはレジスタ１ａからのリセッ
ト信号により当該周辺回路装置をリセットし、初期化を
行う。
Description
【０００１】
【産業上の利用分野】この発明はデータ処理の動作に必
要な複数の周辺回路装置と、この周辺回路装置とデータ
の授受を行いプログラムの実行により演算を行う演算回
路装置とを備えたデータ処理システムに関し、特に上記
演算回路装置のプログラムの実行により、周辺回路装置
へのハードウェアのリセットをかける機能を有するデー
タ処理システムに関するものである。
要な複数の周辺回路装置と、この周辺回路装置とデータ
の授受を行いプログラムの実行により演算を行う演算回
路装置とを備えたデータ処理システムに関し、特に上記
演算回路装置のプログラムの実行により、周辺回路装置
へのハードウェアのリセットをかける機能を有するデー
タ処理システムに関するものである。
【０００２】
【従来の技術】ＭＣＵやＣＰＵなどのプログラム動作の
可能な演算回路装置及び各種周辺回路装置からデータ処
理システムを構成する場合、システム起動時にシステム
の初期化を行ったり、システム動作中に周辺回路装置で
発生する障害を解除するためにリセット回路は必要であ
る。一般的に、上記演算回路装置及びその周辺回路装置
から構成されるデータ処理システムにおいては、図１５
に示すように外部のリセット回路（図示せず）から発生
されるリセット信号によりシステムの初期化が行われ
る。例えば、電源投入時のパワーオンリセット等による
システムの初期化がある。
可能な演算回路装置及び各種周辺回路装置からデータ処
理システムを構成する場合、システム起動時にシステム
の初期化を行ったり、システム動作中に周辺回路装置で
発生する障害を解除するためにリセット回路は必要であ
る。一般的に、上記演算回路装置及びその周辺回路装置
から構成されるデータ処理システムにおいては、図１５
に示すように外部のリセット回路（図示せず）から発生
されるリセット信号によりシステムの初期化が行われ
る。例えば、電源投入時のパワーオンリセット等による
システムの初期化がある。
【０００３】図１５は、演算回路装置及びその周辺回路
装置から構成される従来のデータ処理システムの構成を
示すブロック図である。図１５において、１５ａはＭＣ
ＵやＣＰＵなどの演算回路装置、１５ｂ，１５ｃ，１５
ｄはその周辺回路装置、１５ｅは外部のリセット回路
（図示せず）から発生されるリセット信号を伝達する信
号線、１５ｆは演算回路装置１５ａが通信を行うために
周辺回路装置１５ｂ〜１５ｄ（番号０〜ｎ−１）を選択
するためのアドレスバスである。
装置から構成される従来のデータ処理システムの構成を
示すブロック図である。図１５において、１５ａはＭＣ
ＵやＣＰＵなどの演算回路装置、１５ｂ，１５ｃ，１５
ｄはその周辺回路装置、１５ｅは外部のリセット回路
（図示せず）から発生されるリセット信号を伝達する信
号線、１５ｆは演算回路装置１５ａが通信を行うために
周辺回路装置１５ｂ〜１５ｄ（番号０〜ｎ−１）を選択
するためのアドレスバスである。
【０００４】次にこの従来例の動作について説明する。
演算回路装置１５ａと周辺回路装置１５ｂ間で、データ
転送時に周辺回路装置１５ｂで障害が発生する場合につ
いて、その動作を説明する。一般には、演算回路装置１
５ａに対する周辺回路装置は図１５の周辺回路装置１５
ｂ，１５ｃ及び１５ｄのように複数存在するので、演算
回路装置１５ａは、アドレスバス１５ｆ上にアドレスを
出力することにより、データ転送の対象となる周辺回路
装置１５ｂを選択する。演算回路装置１５ａは、この選
択した周辺回路装置１５ｂに対してデータを出力する。
その後、演算回路装置１５ａは、周辺回路装置１５ｂが
データを受信したことを知らせる信号が、この周辺回路
装置１５ｂから送信されてくるのを一定期間の間、待
つ。その一定期間の時間が経過しても信号が送られてこ
ない場合は、演算回路装置１５ａは、再度、この周辺回
路装置１５ｂに対してデータを出力し、交信する。この
動作が数回なされても、データ転送が完結しない場合に
は、このデータ処理システムはエラーメッセージ等が表
示されるので、外部リセット回路よりリセット信号を発
生させて障害を解除しなければならなかった。
演算回路装置１５ａと周辺回路装置１５ｂ間で、データ
転送時に周辺回路装置１５ｂで障害が発生する場合につ
いて、その動作を説明する。一般には、演算回路装置１
５ａに対する周辺回路装置は図１５の周辺回路装置１５
ｂ，１５ｃ及び１５ｄのように複数存在するので、演算
回路装置１５ａは、アドレスバス１５ｆ上にアドレスを
出力することにより、データ転送の対象となる周辺回路
装置１５ｂを選択する。演算回路装置１５ａは、この選
択した周辺回路装置１５ｂに対してデータを出力する。
その後、演算回路装置１５ａは、周辺回路装置１５ｂが
データを受信したことを知らせる信号が、この周辺回路
装置１５ｂから送信されてくるのを一定期間の間、待
つ。その一定期間の時間が経過しても信号が送られてこ
ない場合は、演算回路装置１５ａは、再度、この周辺回
路装置１５ｂに対してデータを出力し、交信する。この
動作が数回なされても、データ転送が完結しない場合に
は、このデータ処理システムはエラーメッセージ等が表
示されるので、外部リセット回路よりリセット信号を発
生させて障害を解除しなければならなかった。
【０００５】
【発明が解決しようとする課題】従来のデータ処理シス
テムは上述したようなリセット処理を行うので演算回路
装置による復帰動作により回復できない障害が周辺回路
装置で発生した場合、外部リセット信号によりシステム
全体を起動し直さなければならず、また、正常な動作を
行っている周辺回路装置の必要なデータ等を破壊してし
まう可能性があるという問題点があった。
テムは上述したようなリセット処理を行うので演算回路
装置による復帰動作により回復できない障害が周辺回路
装置で発生した場合、外部リセット信号によりシステム
全体を起動し直さなければならず、また、正常な動作を
行っている周辺回路装置の必要なデータ等を破壊してし
まう可能性があるという問題点があった。
【０００６】この発明は上記のような問題点を解決する
ためになされたもので、演算回路装置によるプログラム
の実行により、障害が発生した周辺回路装置に対してハ
ードウェアのリセットをかけることができるデータ処理
システムを提供することを目的とする。
ためになされたもので、演算回路装置によるプログラム
の実行により、障害が発生した周辺回路装置に対してハ
ードウェアのリセットをかけることができるデータ処理
システムを提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係るデ
ータ処理システムは、演算回路装置３ａによるプログラ
ムの実行により、演算回路装置内でリセット信号を発生
させるための周辺回路装置３ｂ〜３ｄの各々に対応する
複数ビットを格納するレジスタ１ａと、外部のリセット
回路より発生されるリセット信号及びレジスタ１ａより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置３
ｂ〜３ｄの初期化を行うリセット信号制御回路１ｂとを
演算回路装置３ａに設けたものである。
ータ処理システムは、演算回路装置３ａによるプログラ
ムの実行により、演算回路装置内でリセット信号を発生
させるための周辺回路装置３ｂ〜３ｄの各々に対応する
複数ビットを格納するレジスタ１ａと、外部のリセット
回路より発生されるリセット信号及びレジスタ１ａより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置３
ｂ〜３ｄの初期化を行うリセット信号制御回路１ｂとを
演算回路装置３ａに設けたものである。
【０００８】請求項２の発明に係るデータ処理システム
は、更に、リセット信号制御回路２ｂからのリセット信
号と該リセット信号のアクティブ極性を選択するための
外部入力信号とを入力とし、外部入力信号により選択さ
れたアクティブ極性のリセット信号を出力するリセット
信号極性選択回路２ｃを演算回路装置３ａに設けたもの
である。
は、更に、リセット信号制御回路２ｂからのリセット信
号と該リセット信号のアクティブ極性を選択するための
外部入力信号とを入力とし、外部入力信号により選択さ
れたアクティブ極性のリセット信号を出力するリセット
信号極性選択回路２ｃを演算回路装置３ａに設けたもの
である。
【０００９】請求項３の発明に係るデータ処理システム
は、複数の周辺回路装置３ｂ〜３ｄに対して同時にリセ
ット信号を出力するようにレジスタ７ａ及びリセット信
号制御回路７ｂを構成したものである。
は、複数の周辺回路装置３ｂ〜３ｄに対して同時にリセ
ット信号を出力するようにレジスタ７ａ及びリセット信
号制御回路７ｂを構成したものである。
【００１０】請求項４の発明に係るデータ処理システム
は、更に、演算回路装置３ａによるプログラムの実行に
より、レジスタ９ａにリセット信号を出力する命令を書
込むことによってリセット信号を出力するリセットパル
ス信号発生手段９ｂを演算回路装置３ａに設けたもので
ある。
は、更に、演算回路装置３ａによるプログラムの実行に
より、レジスタ９ａにリセット信号を出力する命令を書
込むことによってリセット信号を出力するリセットパル
ス信号発生手段９ｂを演算回路装置３ａに設けたもので
ある。
【００１１】請求項５の発明に係るデータ処理システム
は、更に、演算回路装置３ａによるプログラムの実行に
より、リセットパルス信号発生手段１２ｂより発生され
たリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号の出力動作を停止させるリセット停止
手段１２ｃを演算回路装置３ａに設けたものである。
は、更に、演算回路装置３ａによるプログラムの実行に
より、リセットパルス信号発生手段１２ｂより発生され
たリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号の出力動作を停止させるリセット停止
手段１２ｃを演算回路装置３ａに設けたものである。
【００１２】
【作用】請求項１の発明において、レジスタ１ａは、演
算回路装置３ａによるプログラムの実行により、演算回
路装置内でリセット信号を発生させるための周辺回路装
置３ｂ〜３ｄの各々に対応する複数ビットを格納する。
リセット信号制御回路４ｂは、外部のリセット回路より
発生されるリセット信号及びレジスタ１ａより出力され
るリセット信号を入力とし、両リセット信号の発生に応
じて両リセット信号の一方を出力とし、本データ処理シ
ステムあるいは周辺回路装置３ｂ〜３ｄの初期化を行
う。
算回路装置３ａによるプログラムの実行により、演算回
路装置内でリセット信号を発生させるための周辺回路装
置３ｂ〜３ｄの各々に対応する複数ビットを格納する。
リセット信号制御回路４ｂは、外部のリセット回路より
発生されるリセット信号及びレジスタ１ａより出力され
るリセット信号を入力とし、両リセット信号の発生に応
じて両リセット信号の一方を出力とし、本データ処理シ
ステムあるいは周辺回路装置３ｂ〜３ｄの初期化を行
う。
【００１３】請求項２の発明において、リセット信号極
性選択回路２ｃは、リセット信号制御回路２ｂからのリ
セット信号と該リセット信号のアクティブ極性を選択す
るための外部入力信号とを入力とし、外部入力信号によ
り選択されたアクティブ極性のリセット信号を出力す
る。
性選択回路２ｃは、リセット信号制御回路２ｂからのリ
セット信号と該リセット信号のアクティブ極性を選択す
るための外部入力信号とを入力とし、外部入力信号によ
り選択されたアクティブ極性のリセット信号を出力す
る。
【００１４】請求項３の発明において、レジスタ７ａ及
びリセット信号制御回路７ｂは複数の周辺回路装置３ｂ
〜３ｄに対して同時にリセット信号を出力する。
びリセット信号制御回路７ｂは複数の周辺回路装置３ｂ
〜３ｄに対して同時にリセット信号を出力する。
【００１５】請求項４の発明において、リセットパルス
信号発生手段９ｂは、演算回路装置３ａによるプログラ
ムの実行により、レジスタ９ａにリセット信号を出力す
る命令を書込むことによってリセット信号を出力する。
信号発生手段９ｂは、演算回路装置３ａによるプログラ
ムの実行により、レジスタ９ａにリセット信号を出力す
る命令を書込むことによってリセット信号を出力する。
【００１６】請求項５の発明において、リセット停止手
段１２ｃは、演算回路装置３ａによるプログラムの実行
により、リセットパルス信号発生手段１２ｂより発生さ
れたリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号の出力動作を停止させる。
段１２ｃは、演算回路装置３ａによるプログラムの実行
により、リセットパルス信号発生手段１２ｂより発生さ
れたリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号の出力動作を停止させる。
【００１７】
実施例１．図３はこの発明の一実施例に係るデータ処理
システムの構成を示すブロック図である。図３におい
て、３ａはＭＣＵやＣＰＵなどの演算回路装置、３ｂ〜
３ｄは周辺回路装置である。周辺回路装置３ｂは番号
０、周辺回路装置３ｃは番号１、周辺回路装置３ｄは番
号ｎ−１、と番号付けられている。３ｅは図示しない外
部リセット回路からの外部リセット信号を演算回路装置
３ａへ伝達するための入力信号線、３ｆは演算回路装置
３ａより出力されるリセット信号を各周辺回路３ｂ〜３
ｄへ伝達するためのリセットバス、３ｇは演算回路装置
３ａが通信する周辺回路装置を選択するためのアドレス
バスである。
システムの構成を示すブロック図である。図３におい
て、３ａはＭＣＵやＣＰＵなどの演算回路装置、３ｂ〜
３ｄは周辺回路装置である。周辺回路装置３ｂは番号
０、周辺回路装置３ｃは番号１、周辺回路装置３ｄは番
号ｎ−１、と番号付けられている。３ｅは図示しない外
部リセット回路からの外部リセット信号を演算回路装置
３ａへ伝達するための入力信号線、３ｆは演算回路装置
３ａより出力されるリセット信号を各周辺回路３ｂ〜３
ｄへ伝達するためのリセットバス、３ｇは演算回路装置
３ａが通信する周辺回路装置を選択するためのアドレス
バスである。
【００１８】図１は請求項１の発明に係る一実施例の演
算回路装置の特徴とするリセット信号出力手段の構成を
示すブロック図である。図１において、１ａは本演算回
路装置によるプログラムの実行により、演算回路装置内
でリセット信号を発生させるための周辺回路装置の各々
に対応する複数ビットを格納するレジスタである。１ｂ
は図示しない外部リセット回路より発生されるリセット
信号及びレジスタ１ａより出力されるリセット信号を入
力とし、両リセット信号の発生に応じて両リセット信号
の一方を出力とし、本データ処理システムあるいは周辺
回路装置の初期化を行うリセット信号制御回路である。
１ｃはレジスタ１ａの出力信号をリセット信号制御回路
１ｂへ伝達するためのレジスタ１ａのビット０〜ビット
ｎ−１までの信号線、１ｄは外部からのリセット信号を
入力するための入力信号線、１ｅはリセット信号を出力
するための出力信号線、１ｆはレジスタ１ａへのリセッ
ト信号の入力信号線である。
算回路装置の特徴とするリセット信号出力手段の構成を
示すブロック図である。図１において、１ａは本演算回
路装置によるプログラムの実行により、演算回路装置内
でリセット信号を発生させるための周辺回路装置の各々
に対応する複数ビットを格納するレジスタである。１ｂ
は図示しない外部リセット回路より発生されるリセット
信号及びレジスタ１ａより出力されるリセット信号を入
力とし、両リセット信号の発生に応じて両リセット信号
の一方を出力とし、本データ処理システムあるいは周辺
回路装置の初期化を行うリセット信号制御回路である。
１ｃはレジスタ１ａの出力信号をリセット信号制御回路
１ｂへ伝達するためのレジスタ１ａのビット０〜ビット
ｎ−１までの信号線、１ｄは外部からのリセット信号を
入力するための入力信号線、１ｅはリセット信号を出力
するための出力信号線、１ｆはレジスタ１ａへのリセッ
ト信号の入力信号線である。
【００１９】図４は図１の演算回路装置におけるリセッ
ト信号出力手段の回路図である。この演算回路装置は、
レジスタ４ａ及びリセット信号制御回路４ｂから構成さ
れるリセット信号出力手段を内蔵し、プログラムを実行
することによって、リトライ動作で回復不可能な障害が
発生した周辺回路装置に対してハードウェアのリセット
をかけることを可能にする。レジスタ４ａは、この演算
回路装置によるプログラムの実行によりｎ個の周辺回路
装置に対してリセット信号を発生させるためのｎビット
を格納する。リセット信号制御回路４ｂは、レジスタ４
ａの信号線４ｄのリセット信号及び入力信号線４ｅから
の外部リセット信号を入力とし、上記両リセット信号の
発生に応じてどちらか一方を出力するｎ個のＡＮＤゲー
ト４１から成る。４ｃは演算回路装置によるプログラム
の実行により、レジスタ４ａにデータを書込むためのｎ
ビットのデータバス、４ｄはレジスタ４ａの出力信号を
ＡＮＤゲート４１の入力の一方へ伝達するための信号
線、４ｅは外部リセット信号をＡＮＤゲート４１の入力
の他方及びレジスタ４ａのリセット端子へ伝達するため
の信号線、４ｆはｎ個のＡＮＤゲート４１からのリセッ
ト信号をｎ個の周辺回路装置にそれぞれ伝達するための
信号線である。
ト信号出力手段の回路図である。この演算回路装置は、
レジスタ４ａ及びリセット信号制御回路４ｂから構成さ
れるリセット信号出力手段を内蔵し、プログラムを実行
することによって、リトライ動作で回復不可能な障害が
発生した周辺回路装置に対してハードウェアのリセット
をかけることを可能にする。レジスタ４ａは、この演算
回路装置によるプログラムの実行によりｎ個の周辺回路
装置に対してリセット信号を発生させるためのｎビット
を格納する。リセット信号制御回路４ｂは、レジスタ４
ａの信号線４ｄのリセット信号及び入力信号線４ｅから
の外部リセット信号を入力とし、上記両リセット信号の
発生に応じてどちらか一方を出力するｎ個のＡＮＤゲー
ト４１から成る。４ｃは演算回路装置によるプログラム
の実行により、レジスタ４ａにデータを書込むためのｎ
ビットのデータバス、４ｄはレジスタ４ａの出力信号を
ＡＮＤゲート４１の入力の一方へ伝達するための信号
線、４ｅは外部リセット信号をＡＮＤゲート４１の入力
の他方及びレジスタ４ａのリセット端子へ伝達するため
の信号線、４ｆはｎ個のＡＮＤゲート４１からのリセッ
ト信号をｎ個の周辺回路装置にそれぞれ伝達するための
信号線である。
【００２０】図５は演算回路装置及びｎ個の周辺回路装
置から構成されている図３のデータ処理システムにおい
て電源投入時から回復不可能な障害が周辺回路装置で発
生するまでの図４のリセット信号出力手段の動作状態を
示すタイムチャート図である。図５において、Ｒ信号は
図４中の信号線４ｅの外部リセット信号、ｂ0，ｂ1，ｂ
n-1信号はデータバス４ｃのデータ信号、Ｒ0，Ｒ1，Ｒ
n-1信号はリセット信号制御回路４ｂのＮＡＤゲート４
１から出力されたリセット信号である。
置から構成されている図３のデータ処理システムにおい
て電源投入時から回復不可能な障害が周辺回路装置で発
生するまでの図４のリセット信号出力手段の動作状態を
示すタイムチャート図である。図５において、Ｒ信号は
図４中の信号線４ｅの外部リセット信号、ｂ0，ｂ1，ｂ
n-1信号はデータバス４ｃのデータ信号、Ｒ0，Ｒ1，Ｒ
n-1信号はリセット信号制御回路４ｂのＮＡＤゲート４
１から出力されたリセット信号である。
【００２１】次に図３〜図５に基づいてこの実施例の動
作について説明する。以下、電源投入時からの動作を説
明する。本データ処理システムへの電源投入により、信
号線４ｅのＲ信号がアクティブとなり（時刻ａ）、レジ
スタ４ａの各ビットはハイレベル（以下Ｈレベルとい
う）にセットされる。その結果、リセット信号制御回路
４ｂのＡＮＤゲート４１の一方の入力端子にはＨレベル
のリセット信号が入力され、その他方の入力端子にはロ
ーレベル（以下Ｌレベルという）のリセット信号が入力
されるので、ＡＮＤゲート４１の出力信号（Ｒ0信号，
Ｒ1信号，Ｒn-1 信号）により、ｎ個の周辺回路装置３
ｂ，３ｃ，３ｄは初期化され、本データ処理システムは
正常に動作し始める。
作について説明する。以下、電源投入時からの動作を説
明する。本データ処理システムへの電源投入により、信
号線４ｅのＲ信号がアクティブとなり（時刻ａ）、レジ
スタ４ａの各ビットはハイレベル（以下Ｈレベルとい
う）にセットされる。その結果、リセット信号制御回路
４ｂのＡＮＤゲート４１の一方の入力端子にはＨレベル
のリセット信号が入力され、その他方の入力端子にはロ
ーレベル（以下Ｌレベルという）のリセット信号が入力
されるので、ＡＮＤゲート４１の出力信号（Ｒ0信号，
Ｒ1信号，Ｒn-1 信号）により、ｎ個の周辺回路装置３
ｂ，３ｃ，３ｄは初期化され、本データ処理システムは
正常に動作し始める。
【００２２】今、演算回路装置３ａがアドレスバス３ｇ
上にアドレスを出力し、データ転送の対象として番号０
の周辺回路装置３ｂを選択し、この周辺回路装置３ｂで
回復不可能な障害が発生した場合を説明する。演算回路
装置３ａは周辺回路装置３ｂへデータを出力する。その
後、演算回路装置３ａは、周辺回路装置３ｂがそのデー
タを受信したことを知らせる信号が周辺回路装置３ｂか
ら送信されてくるのを一定期間の間待つ。一定期間の時
間が経過しても信号が送信されない場合は、演算回路装
置３ａは再度、周辺回路装置３ｂに対してデータを出力
し交信する。この動作が数回繰り返されても、データ転
送が完結しない場合には、演算回路装置３ａの自己診断
機能により、その事が判断されて演算回路装置３ａはプ
ログラムを実行しデータバス４ｃを通して、レジスタ４
ａのビット０（ｂ0 ）にＬレベル信号を書込み、続いて
Ｈレベル信号を書込み、リセット信号（Ｒ0 信号）を出
力する（時刻ｂ）。このＲ0 信号により障害が発生した
周辺回路装置３ｂのみ初期化され障害が解除される。ま
た、障害が発生していない周辺回路装置３ｃ，３ｄへは
リセットがかからないので、データ等が破壊されずにす
む。
上にアドレスを出力し、データ転送の対象として番号０
の周辺回路装置３ｂを選択し、この周辺回路装置３ｂで
回復不可能な障害が発生した場合を説明する。演算回路
装置３ａは周辺回路装置３ｂへデータを出力する。その
後、演算回路装置３ａは、周辺回路装置３ｂがそのデー
タを受信したことを知らせる信号が周辺回路装置３ｂか
ら送信されてくるのを一定期間の間待つ。一定期間の時
間が経過しても信号が送信されない場合は、演算回路装
置３ａは再度、周辺回路装置３ｂに対してデータを出力
し交信する。この動作が数回繰り返されても、データ転
送が完結しない場合には、演算回路装置３ａの自己診断
機能により、その事が判断されて演算回路装置３ａはプ
ログラムを実行しデータバス４ｃを通して、レジスタ４
ａのビット０（ｂ0 ）にＬレベル信号を書込み、続いて
Ｈレベル信号を書込み、リセット信号（Ｒ0 信号）を出
力する（時刻ｂ）。このＲ0 信号により障害が発生した
周辺回路装置３ｂのみ初期化され障害が解除される。ま
た、障害が発生していない周辺回路装置３ｃ，３ｄへは
リセットがかからないので、データ等が破壊されずにす
む。
【００２３】実施例２．図２は請求項２の発明に係る一
実施例の演算回路装置の特徴とするリセット信号出力手
段の構成を示すブロック図である。この演算回路装置
は、レジスタ２ａ及びリセット信号制御回路２ｂの他
に、リセット信号制御回路２ｂからのリセット信号と該
リセット信号のアクティブ極性を選択するためのアクテ
ィブ極性選択信号（外部入力信号）とを入力とし、その
アクティブ極性選択信号により選択されたアクティブ極
性のリセット信号を出力するリセット信号極性選択回路
２ｃを更に備えている。２ｄはレジスタ２ａのビット０
〜ビットｎ−１の出力信号線、２ｅは外部リセット信号
の入力信号線、２ｆはリセット信号極性選択回路２ｃへ
のリセット信号の入力信号線、２ｇは上記アクティブ極
性選択信号の入力信号線、２ｈはリセット信号の出力信
号線である。
実施例の演算回路装置の特徴とするリセット信号出力手
段の構成を示すブロック図である。この演算回路装置
は、レジスタ２ａ及びリセット信号制御回路２ｂの他
に、リセット信号制御回路２ｂからのリセット信号と該
リセット信号のアクティブ極性を選択するためのアクテ
ィブ極性選択信号（外部入力信号）とを入力とし、その
アクティブ極性選択信号により選択されたアクティブ極
性のリセット信号を出力するリセット信号極性選択回路
２ｃを更に備えている。２ｄはレジスタ２ａのビット０
〜ビットｎ−１の出力信号線、２ｅは外部リセット信号
の入力信号線、２ｆはリセット信号極性選択回路２ｃへ
のリセット信号の入力信号線、２ｇは上記アクティブ極
性選択信号の入力信号線、２ｈはリセット信号の出力信
号線である。
【００２４】図６は図２に示すリセット信号極性選択回
路の一例を示す回路図である。図６において、６ａはリ
セット信号制御回路４ｂ（図４参照）の出力であるリセ
ット信号（Ｒ0信号）を伝送するための信号線、６ｂは
リセット信号（Ｒ0信号）のアクティブ極性を選択する
ためのアクティブ極性選択信号（外部入力信号）ＳＥＬ
を伝送する信号線、６ｃはアクティブ極性選択信号ＳＥ
Ｌのレベルに応じてＡＮＤゲート６ｅ，６ｆから出力さ
れるリセット信号を制御するインバータ、６ｄは上記リ
セット信号制御回路４ｂの出力であるリセット信号Ｒ0
を反転し、アクティブ極性が正のリセット信号を発生さ
せるインバータ、６ｅは上記リセット信号制御回路４ｂ
の出力であるアクティブ極性が負のリセット信号を出力
するＡＮＤゲート、６ｆはアクティブ極性が正のリセッ
ト信号を出力するＡＮＤゲート、６ｇはＡＮＤゲート６
ｅ，６ｆより出力されるリセット信号の論理和をとるＯ
Ｒゲートである。
路の一例を示す回路図である。図６において、６ａはリ
セット信号制御回路４ｂ（図４参照）の出力であるリセ
ット信号（Ｒ0信号）を伝送するための信号線、６ｂは
リセット信号（Ｒ0信号）のアクティブ極性を選択する
ためのアクティブ極性選択信号（外部入力信号）ＳＥＬ
を伝送する信号線、６ｃはアクティブ極性選択信号ＳＥ
Ｌのレベルに応じてＡＮＤゲート６ｅ，６ｆから出力さ
れるリセット信号を制御するインバータ、６ｄは上記リ
セット信号制御回路４ｂの出力であるリセット信号Ｒ0
を反転し、アクティブ極性が正のリセット信号を発生さ
せるインバータ、６ｅは上記リセット信号制御回路４ｂ
の出力であるアクティブ極性が負のリセット信号を出力
するＡＮＤゲート、６ｆはアクティブ極性が正のリセッ
ト信号を出力するＡＮＤゲート、６ｇはＡＮＤゲート６
ｅ，６ｆより出力されるリセット信号の論理和をとるＯ
Ｒゲートである。
【００２５】図３に示すデータ処理システムにおいて周
辺回路装置３ｂ〜３ｄへのリセット信号の極性はＬレベ
ル及びＨレベルの２通りが存在し、図６に示すリセット
信号極性選択回路により、その極性を選択することがで
きる。即ち、図２に示すようなリセット信号出力手段
（レジスタ２ａ、リセット信号制御回路２ｂ及びリセッ
ト信号極性選択回路２ｃ）を有する演算回路装置におい
ては、予め図６に示すアクティブ極性選択信号ＳＥＬの
レベルをＨレベルあるいはＬレベルに設定することによ
り、周辺回路装置３ｂ〜３ｄへのリセット信号のアクテ
ィブ極性に応じたリセット信号を出力することが可能と
なる。
辺回路装置３ｂ〜３ｄへのリセット信号の極性はＬレベ
ル及びＨレベルの２通りが存在し、図６に示すリセット
信号極性選択回路により、その極性を選択することがで
きる。即ち、図２に示すようなリセット信号出力手段
（レジスタ２ａ、リセット信号制御回路２ｂ及びリセッ
ト信号極性選択回路２ｃ）を有する演算回路装置におい
ては、予め図６に示すアクティブ極性選択信号ＳＥＬの
レベルをＨレベルあるいはＬレベルに設定することによ
り、周辺回路装置３ｂ〜３ｄへのリセット信号のアクテ
ィブ極性に応じたリセット信号を出力することが可能と
なる。
【００２６】実施例３．図４に示すリセット信号出力手
段を内蔵する演算回路装置と、周辺回路装置から構成さ
れる図３のデータ処理システムにおいて、周辺回路装置
の消費電力が動作時よりもリセット時に少ない場合でシ
ステム動作中に周辺回路装置３ｂ及３ｃを使用しないと
き、図４のリセット信号出力手段におけるレジスタ４ａ
のビット０（ｂ0）及びビット１（ｂ1）にＬレベルを書
込み、各ビットに対応する周辺回路装置３ｂ，３ｃへの
リセット信号を出力状態としておくことにより、システ
ム全体の消費電力を節約することができる。
段を内蔵する演算回路装置と、周辺回路装置から構成さ
れる図３のデータ処理システムにおいて、周辺回路装置
の消費電力が動作時よりもリセット時に少ない場合でシ
ステム動作中に周辺回路装置３ｂ及３ｃを使用しないと
き、図４のリセット信号出力手段におけるレジスタ４ａ
のビット０（ｂ0）及びビット１（ｂ1）にＬレベルを書
込み、各ビットに対応する周辺回路装置３ｂ，３ｃへの
リセット信号を出力状態としておくことにより、システ
ム全体の消費電力を節約することができる。
【００２７】実施例４．図７は請求項３の発明に係る一
実施例で、ソフトウェアによりリセット信号を出力する
リセット信号出力手段の回路図である。図７において、
７ａは全周辺回路装置へリセット信号を出力する機能を
有するレジスタ、７ｂはレジスタ７ａの出力信号等によ
り出力するリセット信号を制御するリセット信号制御回
路である。リセット信号制御回路７ｂはｎ個のＡＮＤゲ
ート７１から成る。
実施例で、ソフトウェアによりリセット信号を出力する
リセット信号出力手段の回路図である。図７において、
７ａは全周辺回路装置へリセット信号を出力する機能を
有するレジスタ、７ｂはレジスタ７ａの出力信号等によ
り出力するリセット信号を制御するリセット信号制御回
路である。リセット信号制御回路７ｂはｎ個のＡＮＤゲ
ート７１から成る。
【００２８】図８は図７のリセット信号出力手段の動作
を示すタイミングチャートである。図７のリセット信号
出力手段は、レジスタ７ａのｂaビットにｂa信号をソフ
トウェアによりセットすることで、全周辺回路装置を同
時にリセットできる。
を示すタイミングチャートである。図７のリセット信号
出力手段は、レジスタ７ａのｂaビットにｂa信号をソフ
トウェアによりセットすることで、全周辺回路装置を同
時にリセットできる。
【００２９】実施例５．図１０は、図９に示すリセット
パルス信号発生手段をもつリセット信号出力手段の一実
施例（請求項４の発明に係る実施例）である。図１０に
おいて、１０ｂ，１０ｃ及び１０ｄがリセットパルス信
号発生手段に対応する。このリセット信号出力手段のタ
イムチャート（図１１）に示されるように、演算回路装
置がリセットパルス信号発生用命令レジスタ１０ａへデ
ータ（タイムチャート（図１１）の時間ｔ＝ａのｂ
0（Ｄ0）信号）を書込むことにより、障害が発生した周
辺回路装置にリセットパルス信号Ｒ0”及びＲ0を発生さ
せることが可能となる。マイクロコンピュータ等のデー
タ処理システムの設計では、ハードウェア及びソフトウ
ェアの比重が問題となる。このリセット信号出力手段に
より、ハードウェアの軽減ができる
パルス信号発生手段をもつリセット信号出力手段の一実
施例（請求項４の発明に係る実施例）である。図１０に
おいて、１０ｂ，１０ｃ及び１０ｄがリセットパルス信
号発生手段に対応する。このリセット信号出力手段のタ
イムチャート（図１１）に示されるように、演算回路装
置がリセットパルス信号発生用命令レジスタ１０ａへデ
ータ（タイムチャート（図１１）の時間ｔ＝ａのｂ
0（Ｄ0）信号）を書込むことにより、障害が発生した周
辺回路装置にリセットパルス信号Ｒ0”及びＲ0を発生さ
せることが可能となる。マイクロコンピュータ等のデー
タ処理システムの設計では、ハードウェア及びソフトウ
ェアの比重が問題となる。このリセット信号出力手段に
より、ハードウェアの軽減ができる
【００３０】実施例６．図１３は図１２に示すリセット
パルス信号を検出し、リセットパルス発生用命令レジス
タをリセットする手段をもつ請求項５の発明に係るリセ
ット信号出力手段の一実施例である。図１３において、
１３ｃがリセットパルス信号を検出し、リセットパルス
発生用命令レジスタ１３ａをリセットする手段、即ち、
リセット信号の出力動作を停止させるリセット停止手段
に対応する。このリセット信号出力手段のタイムチャー
ト（図１４）に示されるように、演算回路装置がリセッ
トパルス発生用命令レジスタ１３ａにデータを書込むこ
とにより（タイムチャート（図１４）の時間ｔ＝ａのｂ
0，Ｄ0信号），障害が発生した周辺回路装置にリセット
パルス信号Ｒ0 を発生させる。リセット停止手段１３ｃ
は、このリセットパルス信号の立上がりエッジを検出し
て（時間ｔ＝ｂ）、リセットパルス信号を発生させリセ
ットパルス信号発生用命令レジスタ１３ａをリセットす
る。ただし、この実施例では、リセット信号Ｒ及び
Ｒ''' により、レジスタ１３ａがセットされるように構
成されている。このリセット信号出力手段により、ソフ
トウェアの比重を軽減できる。
パルス信号を検出し、リセットパルス発生用命令レジス
タをリセットする手段をもつ請求項５の発明に係るリセ
ット信号出力手段の一実施例である。図１３において、
１３ｃがリセットパルス信号を検出し、リセットパルス
発生用命令レジスタ１３ａをリセットする手段、即ち、
リセット信号の出力動作を停止させるリセット停止手段
に対応する。このリセット信号出力手段のタイムチャー
ト（図１４）に示されるように、演算回路装置がリセッ
トパルス発生用命令レジスタ１３ａにデータを書込むこ
とにより（タイムチャート（図１４）の時間ｔ＝ａのｂ
0，Ｄ0信号），障害が発生した周辺回路装置にリセット
パルス信号Ｒ0 を発生させる。リセット停止手段１３ｃ
は、このリセットパルス信号の立上がりエッジを検出し
て（時間ｔ＝ｂ）、リセットパルス信号を発生させリセ
ットパルス信号発生用命令レジスタ１３ａをリセットす
る。ただし、この実施例では、リセット信号Ｒ及び
Ｒ''' により、レジスタ１３ａがセットされるように構
成されている。このリセット信号出力手段により、ソフ
トウェアの比重を軽減できる。
【００３１】
【発明の効果】以上のように請求項１の発明によれば、
演算回路装置によるプログラムの実行により、演算回路
装置内でリセット信号を発生させるための周辺回路装置
の各々に対応する複数ビットを格納するレジスタと、外
部のリセット回路より発生されるリセット信号及びレジ
スタより出力されるリセット信号を入力とし、両リセッ
ト信号の発生に応じて両リセット信号の一方を出力と
し、本データ処理システムあるいは周辺回路装置の初期
化を行うリセット信号制御回路とを演算回路装置に設け
て構成したので、障害が発生した周辺回路装置に対して
ハードウェアのリセットをかけることができ、正常な動
作を行っている周辺回路装置の必要なデータ等を破壊し
ないで済むという効果が得られる。また、周辺回路装置
の消費電力が動作時よりもリセット時に少ない場合に、
システムの動作中に使用しない周辺回路装置に対してリ
セット信号を出力状態としておくことにより、システム
全体の低消費電力化が可能となるという効果が得られ
る。
演算回路装置によるプログラムの実行により、演算回路
装置内でリセット信号を発生させるための周辺回路装置
の各々に対応する複数ビットを格納するレジスタと、外
部のリセット回路より発生されるリセット信号及びレジ
スタより出力されるリセット信号を入力とし、両リセッ
ト信号の発生に応じて両リセット信号の一方を出力と
し、本データ処理システムあるいは周辺回路装置の初期
化を行うリセット信号制御回路とを演算回路装置に設け
て構成したので、障害が発生した周辺回路装置に対して
ハードウェアのリセットをかけることができ、正常な動
作を行っている周辺回路装置の必要なデータ等を破壊し
ないで済むという効果が得られる。また、周辺回路装置
の消費電力が動作時よりもリセット時に少ない場合に、
システムの動作中に使用しない周辺回路装置に対してリ
セット信号を出力状態としておくことにより、システム
全体の低消費電力化が可能となるという効果が得られ
る。
【００３２】請求項２の発明によれば、更にリセット信
号制御回路からのリセット信号と該リセット信号のアク
ティブ極性を選択するための外部入力信号とを入力と
し、外部入力信号により選択されたアクティブ極性のリ
セット信号を出力するリセット信号極性選択回路を演算
回路装置に設けて構成したので、周辺回路装置へのリセ
ット信号のアクティブ極性に応じたリセット信号を出力
でき、上記効果を容易に達成できる。
号制御回路からのリセット信号と該リセット信号のアク
ティブ極性を選択するための外部入力信号とを入力と
し、外部入力信号により選択されたアクティブ極性のリ
セット信号を出力するリセット信号極性選択回路を演算
回路装置に設けて構成したので、周辺回路装置へのリセ
ット信号のアクティブ極性に応じたリセット信号を出力
でき、上記効果を容易に達成できる。
【００３３】請求項３の発明によれば、レジスタ及びリ
セット信号制御回路は複数の周辺回路装置に対して同時
にリセット信号を出力するように構成されたので、更
に、周辺回路装置を同時にリセットさせたい場合に有効
となり、また上記効果も達成できる。
セット信号制御回路は複数の周辺回路装置に対して同時
にリセット信号を出力するように構成されたので、更
に、周辺回路装置を同時にリセットさせたい場合に有効
となり、また上記効果も達成できる。
【００３４】請求項４の発明によれば、更に、演算回路
装置によるプログラムの実行により、レジスタにリセッ
ト信号出力する命令を書込むことによってリセット信号
を出力するリセットパルス信号発生手段を演算回路装置
に設けて構成したので、ソフトフェアによってもハード
ウェアのリセット信号を出力でき、上記と同様な効果が
得られる。
装置によるプログラムの実行により、レジスタにリセッ
ト信号出力する命令を書込むことによってリセット信号
を出力するリセットパルス信号発生手段を演算回路装置
に設けて構成したので、ソフトフェアによってもハード
ウェアのリセット信号を出力でき、上記と同様な効果が
得られる。
【００３５】請求項５の発明によれば、演算回路装置に
よるプログラムの実行によりレジスタにリセット信号を
出力する命令を書込むことによってリセット信号を出力
するリセットパルス信号発生手段とを設け、更に、演算
回路装置によるプログラムの実行により、リセットパル
ス信号発生手段より発生されたリセット信号を検出し、
レジスタをリセットし、リセット信号の出力動作を停止
させるリセット停止手段を演算回路装置に設けて構成し
たので、リセット動作を停止させるような処理の場合に
有効に利用でき、上記と同様な効果も得られる。
よるプログラムの実行によりレジスタにリセット信号を
出力する命令を書込むことによってリセット信号を出力
するリセットパルス信号発生手段とを設け、更に、演算
回路装置によるプログラムの実行により、リセットパル
ス信号発生手段より発生されたリセット信号を検出し、
レジスタをリセットし、リセット信号の出力動作を停止
させるリセット停止手段を演算回路装置に設けて構成し
たので、リセット動作を停止させるような処理の場合に
有効に利用でき、上記と同様な効果も得られる。
【図１】請求項１の発明の一実施例の演算回路装置の特
徴とするリセット信号出力手段の構成を示すブロック図
である。
徴とするリセット信号出力手段の構成を示すブロック図
である。
【図２】請求項２の発明の一実施例に係る演算回路装置
の特徴とするリセット信号出力手段の構成を示すブロッ
ク図である。
の特徴とするリセット信号出力手段の構成を示すブロッ
ク図である。
【図３】この発明の一実施例に係るデータ処理装置の全
体構成を示すブロック図である。
体構成を示すブロック図である。
【図４】図１の演算回路装置の特徴とするリセット信号
出力手段の回路図である。
出力手段の回路図である。
【図５】図４の回路の動作を示すタイムチャートであ
る。
る。
【図６】図２におけるリセット信号極性選択回路の一例
を示す回路図である。
を示す回路図である。
【図７】請求項３の発明に係る演算回路装置の特徴とす
るリセット信号出力手段の構成を示すブロック図であ
る。
るリセット信号出力手段の構成を示すブロック図であ
る。
【図８】図７の回路の動作を示すタイムチャートであ
る。
る。
【図９】請求項４の発明の一実施例に係る演算回路装置
の特徴とするリセット信号出力手段の構成を示すブロッ
ク図である。
の特徴とするリセット信号出力手段の構成を示すブロッ
ク図である。
【図１０】図９中のリセットパルス信号発生手段の回路
を含む回路図である。
を含む回路図である。
【図１１】図１０の回路の動作を示すタイムチャートで
ある。
ある。
【図１２】請求項５の発明の一実施例に係る演算回路装
置の特徴とするリセット信号出力手段の構成を示すブロ
ック図である。
置の特徴とするリセット信号出力手段の構成を示すブロ
ック図である。
【図１３】図１２のリセット信号出力手段の回路図であ
る。
る。
【図１４】図１３の回路の動作を示すタイムチャートで
ある。
ある。
【図１５】従来のデータ処理システムの構成を示すブロ
ック図である。
ック図である。
１ａ，２ａ，４ａ，７ａ，９ａ，１０ａ，１２ａ，１３
ａ レジスタ １ｂ，２ｂ，４ｂ，７ｂ，９ｃ，１０ｅ，１２ｄ，１３
ｄ リセット信号制御回路 ２ｃ リセット信号極性選択回路 ９ｂ，１２ｂ，１３ｂ リセットパルス信号発生手段 １２ｃ，１３ｃ リセット停止手段
ａ レジスタ １ｂ，２ｂ，４ｂ，７ｂ，９ｃ，１０ｅ，１２ｄ，１３
ｄ リセット信号制御回路 ２ｃ リセット信号極性選択回路 ９ｂ，１２ｂ，１３ｂ リセットパルス信号発生手段 １２ｃ，１３ｃ リセット停止手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年７月３１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】請求項３の発明に係るデータ処理システム
は、更に、演算回路装置のプログラムの実行により複数
の周辺回路装置３ｂ〜３ｄに対して同時にリセット信号
を出力することが可能となるビットをレジスタ７ａに備
えたものである。
は、更に、演算回路装置のプログラムの実行により複数
の周辺回路装置３ｂ〜３ｄに対して同時にリセット信号
を出力することが可能となるビットをレジスタ７ａに備
えたものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】請求項５の発明に係るデータ処理システム
は、更に、演算回路装置３ａによるプログラムの実行に
より、リセットパルス信号発生手段１２ｂより発生され
たリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号を発生させる一連の操作を完了させる
リセット停止手段１２ｃを演算回路装置３ａに設けたも
のである。
は、更に、演算回路装置３ａによるプログラムの実行に
より、リセットパルス信号発生手段１２ｂより発生され
たリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号を発生させる一連の操作を完了させる
リセット停止手段１２ｃを演算回路装置３ａに設けたも
のである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】請求項３の発明において、レジスタ７ａ及
びリセット信号制御回路７ｂは演算回路装置３ａによる
プログラムの実行によりレジスタ７ａのビットｂａにデ
ータを書き込むことにより複数の周辺回路装置３ｂ〜３
ｄへ同時にリセット信号を出力できる。
びリセット信号制御回路７ｂは演算回路装置３ａによる
プログラムの実行によりレジスタ７ａのビットｂａにデ
ータを書き込むことにより複数の周辺回路装置３ｂ〜３
ｄへ同時にリセット信号を出力できる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正内容】
【００１６】請求項５の発明において、リセット停止手
段１２ｃは、演算回路装置３ａによるプログラムの実行
により、リセットパルス信号発生手段１２ｂより発生さ
れたリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号を発生させる一連の操作を完了させ
る。
段１２ｃは、演算回路装置３ａによるプログラムの実行
により、リセットパルス信号発生手段１２ｂより発生さ
れたリセット信号を検出し、レジスタ１２ａをリセット
し、リセット信号を発生させる一連の操作を完了させ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】実施例４．図７は請求項３の発明に係る一
実施例で、演算回路のプログラムの実行により全周辺回
路装置へ同時にリセット信号を出力できるビット（ｂ
ａ）をレジスタ７ａが備えているリセット信号出力手段
の回路図である。図７において、７ａは演算回路装置の
プログラムの実行により全周辺回路装置へ同時にリセッ
ト信号を出力するビット（ｂａ）を有するレジスタ、７
ｂレジスタ７ａの出力信号等により出力するリセット信
号を制御するリセット信号制御回路である。リセット信
号制御回路７ｂはｎ個のＡＮＤゲート７１から成る。
実施例で、演算回路のプログラムの実行により全周辺回
路装置へ同時にリセット信号を出力できるビット（ｂ
ａ）をレジスタ７ａが備えているリセット信号出力手段
の回路図である。図７において、７ａは演算回路装置の
プログラムの実行により全周辺回路装置へ同時にリセッ
ト信号を出力するビット（ｂａ）を有するレジスタ、７
ｂレジスタ７ａの出力信号等により出力するリセット信
号を制御するリセット信号制御回路である。リセット信
号制御回路７ｂはｎ個のＡＮＤゲート７１から成る。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正内容】
【００３０】実施例６．図１３は図１２に示すリセット
パルス信号を検出し、リセットパルス発生用命令レジス
タをリセットする手段をもつ請求項５の発明に係るリセ
ット信号出力手段の一実施例である。図１３において、
１３ｃがリセットパルス信号を検出し、リセットパルス
発生用命令レジスタ１３ａをリセットする手段、即ち、
リセット信号を出力する一連の操作を完了させるリセッ
ト停止手段に対応する。このリセット信号出力手段のタ
イムチャート（図１４）に示されるように、演算回路装
置がリセットパルス発生用命令レジスタ１３ａにデータ
を書込むことにより（タイムチャート（図１４）の時間
ｔ＝ａのｂ0，Ｄ0信号），障害が発生した周辺回路装置
にリセットパルス信号Ｒ0 を発生させる。リセット停止
手段１３ｃは、このリセットパルス信号の立上がりエッ
ジを検出して（時間ｔ＝ｂ）、リセットパルス信号を発
生させリセットパルス信号発生用命令レジスタ１３ａを
リセットする。ただし、この実施例では、リセット信号
Ｒ及びＲ''' により、レジスタ１３ａがセットされるよ
うに構成されている。このリセット信号出力手段によ
り、ソフトウェアの比重を軽減できる。
パルス信号を検出し、リセットパルス発生用命令レジス
タをリセットする手段をもつ請求項５の発明に係るリセ
ット信号出力手段の一実施例である。図１３において、
１３ｃがリセットパルス信号を検出し、リセットパルス
発生用命令レジスタ１３ａをリセットする手段、即ち、
リセット信号を出力する一連の操作を完了させるリセッ
ト停止手段に対応する。このリセット信号出力手段のタ
イムチャート（図１４）に示されるように、演算回路装
置がリセットパルス発生用命令レジスタ１３ａにデータ
を書込むことにより（タイムチャート（図１４）の時間
ｔ＝ａのｂ0，Ｄ0信号），障害が発生した周辺回路装置
にリセットパルス信号Ｒ0 を発生させる。リセット停止
手段１３ｃは、このリセットパルス信号の立上がりエッ
ジを検出して（時間ｔ＝ｂ）、リセットパルス信号を発
生させリセットパルス信号発生用命令レジスタ１３ａを
リセットする。ただし、この実施例では、リセット信号
Ｒ及びＲ''' により、レジスタ１３ａがセットされるよ
うに構成されている。このリセット信号出力手段によ
り、ソフトウェアの比重を軽減できる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】請求項５の発明によれば、演算回路装置に
よるプログラムの実行によりレジスタにリセット信号を
出力する命令を書込むことによってリセット信号を出力
するリセットパルス信号発生手段とを設け、更に、リセ
ットパルス信号発生手段より発生されたリセット信号を
検出し、レジスタをリセットし、リセット信号を発生さ
せる一連の操作を完了させるリセット停止手段を演算回
路装置に設けて構成したので、リセット信号を発生させ
る一連の操作をプログラムによって完了させる必要がな
くなると共に上記と同様な効果も得られる。
よるプログラムの実行によりレジスタにリセット信号を
出力する命令を書込むことによってリセット信号を出力
するリセットパルス信号発生手段とを設け、更に、リセ
ットパルス信号発生手段より発生されたリセット信号を
検出し、レジスタをリセットし、リセット信号を発生さ
せる一連の操作を完了させるリセット停止手段を演算回
路装置に設けて構成したので、リセット信号を発生させ
る一連の操作をプログラムによって完了させる必要がな
くなると共に上記と同様な効果も得られる。
Claims (5)
- 【請求項１】 データ処理の動作に必要な複数の周辺回
路装置と、上記周辺回路装置とデータの授受を行いプロ
グラムの実行により演算を行う演算回路装置とを備えた
データ処理システムにおいて、上記演算回路装置による
プログラムの実行により上記演算回路装置内でリセット
信号を発生させるための上記周辺回路装置の各々に対応
する複数ビットを格納するレジスタと、外部のリセット
回路より発生されるリセット信号及び上記レジスタより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置の
初期化を行うリセット信号制御回路とを上記演算回路装
置に設けたことを特徴とするデータ処理システム。 - 【請求項２】 データ処理の動作に必要な複数の周辺回
路装置と、上記周辺回路装置とデータの授受を行いプロ
グラムの実行により演算を行う演算回路装置とを備えた
データ処理システムにおいて、上記演算回路装置による
プログラムの実行により上記演算回路装置内でリセット
信号を発生させるための上記周辺回路装置の各々に対応
する複数ビットを格納するレジスタと、外部のリセット
回路より発生されるリセット信号及び上記レジスタより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置の
初期化を行うリセット信号制御回路とを設け、更に上記
リセット信号制御回路からのリセット信号と該リセット
信号のアクティブ極性を選択するための外部入力信号と
を入力とし、上記外部入力信号により選択されたアクテ
ィブ極性のリセット信号を出力するリセット信号極性選
択回路を上記演算回路装置に設けたことを特徴とするデ
ータ処理システム。 - 【請求項３】 データ処理の動作に必要な複数の周辺回
路装置と、上記周辺回路装置とデータの授受を行いプロ
グラムの実行により演算を行う演算回路装置とを備えた
データ処理システムにおいて、上記演算回路装置による
プログラムの実行により上記演算回路装置内でリセット
信号を発生させるための上記周辺回路装置の各々に対応
する複数ビットを格納するレジスタと、外部のリセット
回路より発生されるリセット信号及び上記レジスタより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置の
初期化を行うリセット信号制御回路とを設け、上記演算
回路装置によるプログラムの実行により上記レジスタ及
び上記リセット信号制御回路は上記複数の周辺回路装置
に対して同時にリセット信号を出力するように構成した
ことを特徴とするデータ処理システム。 - 【請求項４】 データ処理の動作に必要な複数の周辺回
路装置と、上記周辺回路装置とデータの授受を行いプロ
グラムの実行により演算を行う演算回路装置とを備えた
データ処理システムにおいて、上記演算回路装置による
プログラムの実行により上記演算回路装置内でリセット
信号を発生させるための上記周辺回路装置の各々に対応
する複数ビットを格納するレジスタと、外部のリセット
回路より発生されるリセット信号及び上記レジスタより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置の
初期化を行うリセット信号制御回路とを設け、更に、上
記演算回路装置によるプログラムの実行により、上記レ
ジスタにリセット信号を出力する命令を書込むことによ
ってリセット信号を出力するリセットパルス信号発生手
段を上記演算回路装置に設けたことを特徴とするデータ
処理システム。 - 【請求項５】 データ処理の動作に必要な複数の周辺回
路装置と、上記周辺回路装置とデータの授受を行いプロ
グラムの実行により演算を行う演算回路装置とを備えた
データ処理システムにおいて、上記演算回路装置による
プログラムの実行により上記演算回路装置内でリセット
信号を発生させるための上記周辺回路装置の各々に対応
する複数ビットを格納するレジスタと、外部のリセット
回路より発生されるリセット信号及び上記レジスタより
出力されるリセット信号を入力とし、上記両リセット信
号の発生に応じて上記両リセット信号の一方を出力と
し、本データ処理システムあるいは上記周辺回路装置の
初期化を行うリセット信号制御回路と、上記演算回路装
置よるプログラムの実行により上記レジスタにリセット
信号を出力する命令を書込むことによってリセット信号
を出力するリセットパルス信号発生手段とを設け、更
に、上記演算回路装置によるプログラムの実行により、
上記リセットパルス信号発生手段より発生されたリセッ
ト信号を検出し、上記レジスタをリセットし、リセット
信号の出力動作を停止させるリセット停止手段を上記演
算回路装置に設けたことを特徴とするデータ処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352329A JPH05189089A (ja) | 1991-12-13 | 1991-12-13 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3352329A JPH05189089A (ja) | 1991-12-13 | 1991-12-13 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189089A true JPH05189089A (ja) | 1993-07-30 |
Family
ID=18423314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3352329A Pending JPH05189089A (ja) | 1991-12-13 | 1991-12-13 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189089A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
-
1991
- 1991-12-13 JP JP3352329A patent/JPH05189089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007141255A (ja) * | 2001-02-07 | 2007-06-07 | Emulex Design & Manufacturing Corp | プロセッサの介入あり又はなしでのハードウェアの初期化 |
| JP2009514084A (ja) * | 2005-10-25 | 2009-04-02 | エヌエックスピー ビー ヴィ | リセット装置を具えたデータ処理装置 |
| US8176302B2 (en) | 2005-10-25 | 2012-05-08 | Nxp B.V. | Data processing arrangement comprising a reset facility |
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