JPH05189587A - 最大グレード判別回路 - Google Patents
最大グレード判別回路Info
- Publication number
- JPH05189587A JPH05189587A JP4004033A JP403392A JPH05189587A JP H05189587 A JPH05189587 A JP H05189587A JP 4004033 A JP4004033 A JP 4004033A JP 403392 A JP403392 A JP 403392A JP H05189587 A JPH05189587 A JP H05189587A
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- JP
- Japan
- Prior art keywords
- circuit
- maximum
- grade
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【構成】 複数のファジィ推論回路から構成されるファ
ジィ演算回路において、複数のファジィ推論回路（１−
１）〜（１−ｎ）から出力されるグレードの最大グレー
ドを出力する回路をアナログ最大値回路（３）により構
成し、最大のグレードを出力しているファジィ推論回路
（１−１）〜（１−ｎ）をこれらのファジィ推論回路の
出力と前記最大値回路（３）の出力とをアナログ比較器
（２−１）〜（２−ｎ）により比較して同定する構成と
した最大グレード判別回路。 【効果】 従来回路の最大値演算回路をアナログ最大値
回路、最大グレード同定回路をアナログ比較器に変える
ことにより素子数を削減でき、またＡ／Ｄ変換器が不要
となり、また時分割処理により最大グレード値を出力し
ている推論回路を選ぶ必要がないので処理速度の向上を
図ることができる。
ジィ演算回路において、複数のファジィ推論回路（１−
１）〜（１−ｎ）から出力されるグレードの最大グレー
ドを出力する回路をアナログ最大値回路（３）により構
成し、最大のグレードを出力しているファジィ推論回路
（１−１）〜（１−ｎ）をこれらのファジィ推論回路の
出力と前記最大値回路（３）の出力とをアナログ比較器
（２−１）〜（２−ｎ）により比較して同定する構成と
した最大グレード判別回路。 【効果】 従来回路の最大値演算回路をアナログ最大値
回路、最大グレード同定回路をアナログ比較器に変える
ことにより素子数を削減でき、またＡ／Ｄ変換器が不要
となり、また時分割処理により最大グレード値を出力し
ている推論回路を選ぶ必要がないので処理速度の向上を
図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、ファジィ理論を用いた
制御、パターン認識、意思決定、診断などに用いる最大
グレード判別回路に関する。
制御、パターン認識、意思決定、診断などに用いる最大
グレード判別回路に関する。
【０００２】
【従来の技術】あいまいさを有する知識に基づいて高度
の推論を行う場合にファジィ推論が用いられる。ファジ
ィ推論では、推論ルールをメンバーシップ関数を用いて
数値的に記述することであいまいさを含む知識をベース
にした推論を可能にしているが、その推論ステップは次
のようになる。
の推論を行う場合にファジィ推論が用いられる。ファジ
ィ推論では、推論ルールをメンバーシップ関数を用いて
数値的に記述することであいまいさを含む知識をベース
にした推論を可能にしているが、その推論ステップは次
のようになる。
【０００３】 各推論ルールと入力との適合度から各
推論ルールごとの推論結果をグレードとして求めるステ
ップ。 で求められた各推論ルールごとの推論結果から最
終結論を確定的な値として出力するステップ。
推論ルールごとの推論結果をグレードとして求めるステ
ップ。 で求められた各推論ルールごとの推論結果から最
終結論を確定的な値として出力するステップ。
【０００４】本発明は、ステップに関連した演算手段
に関するものである。ステップの具体的方法の一つと
して、各推論ルールから得られたグレードのうち、どの
推論ルールから得られたグレードが最大であるかによ
り、確定的な最終結論を求める方法がある。ここで必要
とされるのは、得られたグレードのうち最大値のものを
求める手段と、その最大のグレードを出力したのがどの
推論ルールであるかを同定する手段である。
に関するものである。ステップの具体的方法の一つと
して、各推論ルールから得られたグレードのうち、どの
推論ルールから得られたグレードが最大であるかによ
り、確定的な最終結論を求める方法がある。ここで必要
とされるのは、得られたグレードのうち最大値のものを
求める手段と、その最大のグレードを出力したのがどの
推論ルールであるかを同定する手段である。
【０００５】図４は上記手段を電子回路で実現した例を
示すものである。同図において、１０−１〜１０−ｎは
ファジィ推論回路、１１−１〜１１−ｎはファジィ推論
回路のアナログ出力をデジタルに変換するＡ／Ｄ変換
器、２０は減算器２１とレジスタ２２からなる最大グレ
ード演算部、３０はカウンタ３１とレジスタ３２からな
る最大グレード回路同定部、４１，４２，４３はデジタ
ルの切り換えスイッチ（時分割処理）である。
示すものである。同図において、１０−１〜１０−ｎは
ファジィ推論回路、１１−１〜１１−ｎはファジィ推論
回路のアナログ出力をデジタルに変換するＡ／Ｄ変換
器、２０は減算器２１とレジスタ２２からなる最大グレ
ード演算部、３０はカウンタ３１とレジスタ３２からな
る最大グレード回路同定部、４１，４２，４３はデジタ
ルの切り換えスイッチ（時分割処理）である。
【０００６】ファジィ推論回路１０−１〜１０−ｎから
出力されたグレード（アナログ値）をＡ／Ｄ変換器１１
−１〜１１−ｎでデジタル値に変換し、減算器２１でデ
ジタル値に変換された値からレジスタに蓄えられていた
値を減算する。減算結果が正ならばスイッチ４２がオン
し、レジスタ２２に新しく蓄えられる。またこのときス
イッチ４３もオンし、そのときの番地がレジスタ３２に
蓄えられる。減算器２１で減算された値が負ならば、ス
イッチ４２，４３はオフしたままで、レジスタ２２，２
３は前のデータが入ったままとなる。以上の処理をクロ
ックＣＬＫにより時分割処理を行う。なお、レジスタ２
２，３２の初期値は０とする。
出力されたグレード（アナログ値）をＡ／Ｄ変換器１１
−１〜１１−ｎでデジタル値に変換し、減算器２１でデ
ジタル値に変換された値からレジスタに蓄えられていた
値を減算する。減算結果が正ならばスイッチ４２がオン
し、レジスタ２２に新しく蓄えられる。またこのときス
イッチ４３もオンし、そのときの番地がレジスタ３２に
蓄えられる。減算器２１で減算された値が負ならば、ス
イッチ４２，４３はオフしたままで、レジスタ２２，２
３は前のデータが入ったままとなる。以上の処理をクロ
ックＣＬＫにより時分割処理を行う。なお、レジスタ２
２，３２の初期値は０とする。
【０００７】
【発明が解決しようとする課題】以上に述べた従来技術
の欠点は、最大クレード演算部２０および最大グレード
回路同定部３０がデジタル回路で構成されていたため、
素子数が多く、また入力の切り換えを時分割処理で行う
ため、処理速度が遅くなっていた。本発明が解決すべき
課題は、使用する素子数の削減および処理速度の向上を
図ることである。
の欠点は、最大クレード演算部２０および最大グレード
回路同定部３０がデジタル回路で構成されていたため、
素子数が多く、また入力の切り換えを時分割処理で行う
ため、処理速度が遅くなっていた。本発明が解決すべき
課題は、使用する素子数の削減および処理速度の向上を
図ることである。
【０００８】
【課題を解決するための手段】この課題を解決するた
め、本発明の最大グレード判別回路は、複数のファジィ
推論回路から構成されるファジィ演算回路において、複
数のファジィ推論回路から出力されるグレードの最大グ
レードを出力する回路をアナログ最大値回路により構成
し、最大のグレードを出力しているファジィ推論回路を
これらのファジィ推論回路の出力と前記最大値回路の出
力とをアナログ比較器により比較して同定する構成とし
たことを特徴とする。
め、本発明の最大グレード判別回路は、複数のファジィ
推論回路から構成されるファジィ演算回路において、複
数のファジィ推論回路から出力されるグレードの最大グ
レードを出力する回路をアナログ最大値回路により構成
し、最大のグレードを出力しているファジィ推論回路を
これらのファジィ推論回路の出力と前記最大値回路の出
力とをアナログ比較器により比較して同定する構成とし
たことを特徴とする。
【０００９】
【作用】アナログ比較器およびアナログ最大値回路によ
り最大グレードを出力しているファジィ推論回路を同定
し、前記最大グレードとともに出力する。このことによ
り素子数の削減と処理速度の向上が図られる。
り最大グレードを出力しているファジィ推論回路を同定
し、前記最大グレードとともに出力する。このことによ
り素子数の削減と処理速度の向上が図られる。
【００１０】
【実施例】以下、本発明を図面に示す実施例を参照しな
がら具体的に説明する。図１は本発明の実施例を示す回
路図であり、１−１〜１−ｎはファジィ推論回路、２−
１〜２−ｎは比較器、３は最大値回路、４はエンコーダ
である。
がら具体的に説明する。図１は本発明の実施例を示す回
路図であり、１−１〜１−ｎはファジィ推論回路、２−
１〜２−ｎは比較器、３は最大値回路、４はエンコーダ
である。
【００１１】複数のファジィ推論回路１−１〜１−ｎか
ら出力されたグレードμ1 〜μn のどのグレードが最大
グレードμmax であるかを最大値回路３で演算し、その
最大グレードμmax と複数のファジィ推論回路１−１〜
１−ｎから出力されたグレードμ1 〜μn を比較器２−
１〜２−ｎで比較し、エンコーダ４により、最大グレー
ドを出力しているファジィ推論回路がどれであるかをエ
ンコード（圧縮）された情報として出力する。
ら出力されたグレードμ1 〜μn のどのグレードが最大
グレードμmax であるかを最大値回路３で演算し、その
最大グレードμmax と複数のファジィ推論回路１−１〜
１−ｎから出力されたグレードμ1 〜μn を比較器２−
１〜２−ｎで比較し、エンコーダ４により、最大グレー
ドを出力しているファジィ推論回路がどれであるかをエ
ンコード（圧縮）された情報として出力する。
【００１２】最大値回路３としては図２に示すようにト
ランジスタＱ1 〜Ｑn をコレクタ共通、エミッタ共通に
接続し、共通エミッタに定電流源を接続してベース入力
のうち最大のものを共通エミッタから出力する回路が使
用できる。
ランジスタＱ1 〜Ｑn をコレクタ共通、エミッタ共通に
接続し、共通エミッタに定電流源を接続してベース入力
のうち最大のものを共通エミッタから出力する回路が使
用できる。
【００１３】また比較器としては、図３に示すようにト
ランジスタＱ11〜Ｑ12のエミッタを共通に接続して定電
流源に接続した差動増幅器を使用することができる。差
動増幅器の一方の入力には、最大値回路３から出力され
た最大電圧μmax を基準電圧として与える。ここで比較
器はμ≧μmax のとき“１”、μ＜μmax のとき“０”
を出力する。
ランジスタＱ11〜Ｑ12のエミッタを共通に接続して定電
流源に接続した差動増幅器を使用することができる。差
動増幅器の一方の入力には、最大値回路３から出力され
た最大電圧μmax を基準電圧として与える。ここで比較
器はμ≧μmax のとき“１”、μ＜μmax のとき“０”
を出力する。
【００１４】ｎ個の比較器２−１〜２−ｎのうち、最大
グレード値を出力しているファジィ推論回路に接続され
ている比較器の出力が“１”となっており、他の出力は
“０”となっているが、エンコーダ４はそのｎ本の入力
を log2 ｎ本の出力に圧縮するものである。このエンコ
ーダ４の出力をＣＰＵに入力することにより、ＣＰＵで
はどのファジィ推論回路が最大のグレード値を出力して
いるか判断する。
グレード値を出力しているファジィ推論回路に接続され
ている比較器の出力が“１”となっており、他の出力は
“０”となっているが、エンコーダ４はそのｎ本の入力
を log2 ｎ本の出力に圧縮するものである。このエンコ
ーダ４の出力をＣＰＵに入力することにより、ＣＰＵで
はどのファジィ推論回路が最大のグレード値を出力して
いるか判断する。
【００１５】なお、データの圧縮が不要な場合はエンコ
ーダ４を省略してもよい。
ーダ４を省略してもよい。
【００１６】
【発明の効果】本発明によれば、従来回路の最大値演算
回路をアナログ最大値回路、最大グレード同定回路をア
ナログ比較器に変えることにより素子数を削減でき、ま
たＡ／Ｄ変換器が不要となり、また時分割処理により最
大グレード値を出力している推論回路を選ぶ必要がない
ので処理速度の向上を図ることができる。
回路をアナログ最大値回路、最大グレード同定回路をア
ナログ比較器に変えることにより素子数を削減でき、ま
たＡ／Ｄ変換器が不要となり、また時分割処理により最
大グレード値を出力している推論回路を選ぶ必要がない
ので処理速度の向上を図ることができる。
【図１】 本発明の実施例を示す回路図である。
【図２】 本発明に係る最大値回路の実施例を示す回路
図である。
図である。
【図３】 本発明に係る比較器の実施例を示す回路図で
ある。
ある。
【図４】 従来のデジタル式処理回路の例を示す回路図
である。
である。
１−１〜１−ｎ ファジィ推論回路、２−１〜２−ｎ
比較器、３ 最大値回路、４ エンコーダ
比較器、３ 最大値回路、４ エンコーダ
Claims (1)
- 【請求項１】 複数のファジィ推論回路から構成される
ファジィ演算回路において、複数のファジィ推論回路か
ら出力されるグレードの最大グレードを出力する回路を
アナログ最大値回路により構成し、最大のグレードを出
力しているファジィ推論回路をこれらのファジィ推論回
路の出力と前記最大値回路の出力とをアナログ比較器に
より比較して同定する構成としたことを特徴とする最大
グレード判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004033A JPH05189587A (ja) | 1992-01-13 | 1992-01-13 | 最大グレード判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004033A JPH05189587A (ja) | 1992-01-13 | 1992-01-13 | 最大グレード判別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189587A true JPH05189587A (ja) | 1993-07-30 |
Family
ID=11573656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004033A Pending JPH05189587A (ja) | 1992-01-13 | 1992-01-13 | 最大グレード判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189587A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015524048A (ja) * | 2012-05-11 | 2015-08-20 | ルノー エス．ア．エス． | バッテリの充電状態の推定 |
-
1992
- 1992-01-13 JP JP4004033A patent/JPH05189587A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015524048A (ja) * | 2012-05-11 | 2015-08-20 | ルノー エス．ア．エス． | バッテリの充電状態の推定 |
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