JPH0520017B2 - - Google Patents

Description

【発明の詳細な説明】 (イ) 産業上の利用分野 本発明は、オーデイオ分野において、システム
コントローラと各種周辺ICとの間で行なわれる
データ転送方式に関する。

(ロ) 従来の技術 東芝レビユー（38巻13号）の第1145頁〜第1148
頁に示されているように、オーデイオ分野におい
ても、システムコントローラとしてマイクロコン
ピユータを用い、PLLICや表示用IC、あるいは、
グラフイツクイコライザや電子ボリユーム等の各
種周辺ICとの間でデータ転送を行ない、トータ
ル的な制御をすることが、近年、開発されるよう
になつた。

従来、このような転送方式においては、第６図
イに示すように、周辺IC１，２の内部にはデー
タ転送用のインターフエース３，４が設けられて
おり、システムコントローラ５と周辺IC１との
間でデータのやり取りを行なう場合は４本のシリ
アルラインで、そして、周辺IC２へデータを一
方的に転送する場合は３本のシリアルラインで、
システムコントローラ５とインターフエース３，
４とが接続され、このインターフエース３，４と
PLL回路６や表示用回路７がデータバス８を介
して接続されていた。そして、コントローラ側か
らデータを転送する際には、第７図イ〜ハに示す
ように、先ず、アドレスコードC1〜C4であるシ
リアルデータSIとクロツク信号CKを送出し、次
にデータD1〜D4であるシリアルデータSIとクロ
ツク信号CKを送出し、これらコード及びデータ
の転送後にパルス状のストローブ信号STBを送
出していた。又、コントローラ側へデータを取込
む際は、第７図ニ〜トに示すように、同様に、先
ず、クロツク信号CKとアドレスコードC1〜C4を
送出し、ストロープ信号STBを送出した後、デ
ータD1〜D4であるシリアルデータSOを取込むた
め、クロツク信号CKを送出し、更にストローブ
信号STBを送出していた。

インターフエース３は、第６図ロに示すよう
に、クロツク信号CKをシフトパルスとしてシリ
アルデータSIを取込み且つシリアルデータSOを
送出するシフトレジスタ９と、クロツク信号CK
とストローブ信号STBをデコードするコードデ
コーダ１００とシフトレジスタ９に取込まれたア
ドレスコードC1〜C4をコードデコーダの出力信
号、即ち、ストローブ信号STBに応じてラツチ
するコードラツチ１０と、コントローラからのデ
ータD1〜D4あるいはPLL回路６からのデータ
DT1〜DT4をラツチする複数のラツチ回路１１
ａ〜１１ｃと、コードラツチ１０の内容をデコー
ドしアドレスコードC1〜C4に応じてラツチ回路
１１ａ〜１１ｃのいずれか１つをアドレス指定す
るデコーダ１２とを備えており、ラツチ回路１１
ａ〜１１ｃのいずれか１つにデータD1〜D4を書
込む際は、先ずシフトレジスタ９にクロツク信号
CKに基づきアドレスコードC1〜C4を取込み、こ
のアドレスコードに応じてラツチ回路をアドレス
指定し、次に、シフトレジスタ９にクロツク信号
に基づきデータD1〜D4を取込み、このデータD1
〜D4をアドレス指定されたラツチ回路にストロ
ーブ信号STBに応じて書込んでいた。

(ハ) 発明が解決しようとする問題点 一般に、データ転送中のノイズについては、誤
り訂正処理等を行なわなくてはならないが、デー
タを転送している時間に比べ静止状態の方が時間
的には遥かに長き、この間のノイズ対策を行なえ
ばシステムの誤動作は大幅に減少できる。ところ
が、上記した従来の技術においては、データ転送
中以外に、ストローブ信号STBやクロツク信号
CKにノイズが乗ると、誤データがラツチ回路に
書込まれしまい、PLL回路等の周辺回路には誤
データが転送されて誤動作を行なうという問題が
あつた。

更に、従来の技術においては、データ入力用の
シフトレジスタとデータ出力用のシフトレジスタ
が同一であり、更に、アドレスコードを受け取る
シフトレジスタをも同一としていたため、入力と
出力とを同時に行なうことは不可能であつた。

(ニ) 問題点を解決するための手段 本発明は、システムコントローラ側から制御信
号とクロツク信号、そして、アドレスコード及び
入力データより成るシリアルデータを送出し、制
御信号の第１状態において、アドレスコード及び
クロツク信号を送出し、送出後、制御信号を第２
状態とし、第２状態の期間に入力データ及びクロ
ツク信号を送出すると共に、周辺回路側には、ク
ロツク信号に基づいてアドレスコードを取込む第
１シフトレジスタと、第１シフトレジスタの出力
をデコードするデコーダと、デコーダの特定出力
に応じてアドレス指定されクロツク信号に基づい
て入力データを取込む第２シフトレジスタと、デ
コーダの前記特定出力に応じてアドレス指定さ
れ、クロツク信号に基づいてデータの転出を行な
う第３シフトレジスタと、制御信号が第２状態で
ある期間のみにクロツク信号を第２シフトレジス
タに印加せしめる第１制御回路と、制御信号が第
１状態であるとき並列出力データの第３シフトレ
ジスタへの書込みを可能とし、制御信号が第２状
態に変化した後、並列出力データの第３シフトレ
ジスタへの書込みを禁止し、更に、第３シフトレ
ジスタからのデータの転出を可能とする第２制御
回路とを設けたものである。

(ホ) 作用 本発明では、データ入力用の第２シフトレジス
タに、制御信号が第２状態の期間のみクロツク信
号が印加され、第１状態の期間はクロツク信号の
印加が禁止されるので、転送中以外に、制御信号
やクロツク信号にノイズが乗つても、第２シフト
レジスタの内容は変化せず、このため、転送中以
外においては、ノイズにより誤データがラツチ回
路に転送されることがほとんどなくなる。

更に、デコーダの特定出力に対応するアドレス
コードを送出すれば、システムコントローラ側か
ら第２シフトレジスタへの入力データのシリアル
転送と、第３シフトレジスタによる並列出データ
のシステムコントローラ側へのシリアル転出を同
時に行なうことが可能となる。

(ハ) 実施例 第１図〜第３図は本発明の一実施例を示すブロ
ツク図、第４図及び第５図は動作を説明するため
のタイミングチヤートであり、従来技術における
インターフエースに相当する回路構成を示してい
る。

この転送方式においては、システムコントロー
ラ（図示せず）から、制御信号CE、クロツク信
号CK、シリアルデータSIを送出し、シリアルデ
ータSOを入力するようにしており、コントロー
ラ側からデータを転送する際は、第４図に示すよ
うに、制御信号CEが「Ｌ」のときにアドレスコ
ードC1〜C4と４つのクロツク信号CKを送出し、
送出後、制御信号CEを「Ｈ」とし、この「Ｈ」
の期間に、データD1〜D4と４個のクロツク信号
を送出するようにしている。

第１図において、１３，１４，１５は、各々、
シリアルデーアSI、クロツク信号CK、制御信号
CEを入力する入力端子、１６はクロツク信号CK
をシフトクロツクとしてシリアルデータSIのアド
レスコードC1〜C4を取込むための４ビツトのシ
フトレジスタ、１７はANDゲート１７ａ〜１７
ｅより成りシフトレジスタ１６の内容をデコード
するデコーダ、１８は制御信号CEをデータ端子
Ｄに、そして、クロツクパルスφをクロツク端子
CLに入力し信号CEDを出力するＤフリツプフロ
ツプ、１９は信号CEDをクロツクパルスφの１
周期遅延させた信号CEDCLを発生するＤフリツ
プフロツプ、２０は書込み信号Ｗを生成する
NORゲート、２１はリセツト信号RSTを生成す
るNORゲート、２２ａ〜２２ｅはデコーダ１７
の各出力信号LIS、L2S、TS、OUT、IOを各々
データ端子に入力し、信号CEDCLをクロツク端
子CLに入力し、更に、信号RSTをリセツト端子
に入力し、各々、アドレス指定信号L1SD、
L2SD、TSD、OUTD、IODを出力するＤフリツ
プフロツプである。

次に、第２図において、２３及び２４がシリア
ルデータSI中のデータD1〜D4をクロツク信号
CKに基づいて取込むためのデータ入力用の４ビ
ツトのシフトレジスタ、２５及び２６はシフトレ
ジスタ２３及び２４に各々接続され、書込み信号
Ｗをラツチパルスとして名シフトレジスタの内容
をラツチするラツチ回路、２７は信号CEDとク
ロツク信号CKを入力するANDゲート、２８はア
ドレス指定信号LISD及びTSDを入力するORゲ
ート、２９はアドレス指定信号L2SDとTSD、更
に、IODを入力するORゲート、３０及び３１は
ANDゲート２７の出力を一端に入力し、他端に
各々ORゲート２８及び２９の出力を入力し、そ
の出力を各々シフトレジスタ２３及び２４のクロ
ツク端子FCLに入力するANDゲート、３２は
ANDゲート３３，３４とORゲート３５とインバ
ータ３６より成り、アドレス指定信号TSDに応
じてシフトレジスタ２４へ、コントローラからの
データD1〜D4もしくはシフトレジスタ２３の出
力を選択的に入力するデータ選択回路、３７及び
３８は一端に書込み信号Ｗを入力し、他端に各々
ORゲート２８及び２９の出力を入力し、その出
力を各々ラツチ回路２５及び２６のラツチパルス
入力端子Ｌに入力するANDゲートであり、各ラ
ツチ回路２５及び２６の出力は出力端子３９ａ〜
３９ｄ及び４０ａ〜４０ｄを介して、PLL回路
等の周辺回路に接続されている。

更に、第３図において、４１ａ〜４１ｄは
PLL回路等の周辺回路に接続され、周辺回路か
らのデータDT1〜DT4を入力する入力端子、４
２はデータDT1〜DT4を取込みクロツク信号を
シフトクロツクとして出力端子４３からデータ
DT1〜DT4をシリアルデータSOとしてシステム
コントローラへ送出するデータ出力用の４ビツト
のシフトレジスタ、４４はアドレス指定信号
OUTD及びIODを入力するORゲート、４５は信
号CED及びORゲート４４の出力を入力する
ANDゲート、４６はANDゲート４５の出力を反
転するインバータ、４７ａ〜４７ｄはデータ
DT1〜DT4の各ビツト信号DT1、DT2、DT3、
DT4を各々一端に入力し、他端にインバータ４
６の出力を入力し、その出力がシフトレジスタ４
２を構成する各フリツプフロツプ４２ａ〜４２ｄ
のセツト端子に接続されたANDゲート、４８
ａ〜４８ｄはデータDT1〜DT4の各ビツト信号
の反転信号を一端に入力し、他端にインバータ４
６の出力を入力し、その出力が各フリツプフロツ
プ４２ａ〜４２ｄのリセツト端子に接続された
ANDゲートであり、クロツク信号CKはインバー
タ４９を介してフリツプフロツプ４２ａ〜４２ｄ
の各クロツク端子に印加されている。又、出力端
子４３と接地間にはNMOSトランジスタ５０及
び５１が縦続接続されており、NMOSトランジ
スタ５０のゲートにはシフトレジスタ４２の出力
をインバータ５２で反転した信号が印加され、
NMOSトランジスタ５１にはANDゲート４５の
出力が印加されている。そして、出力端子４３は
他の周辺ICの出力端子５３と共通接続されシス
テムコントローラのデータ入力端子に接続されて
おり、共通接続ラインはプルアツプ抵抗５４を介
して電源電位V_DDに接続されている。

ところで、アドレスコードC1〜C4はシフトレ
ジスタ２３，２４，４２のアドレス指定を行なう
コードであるが、本実施例では、シフトレジスタ
２３，２４，４２を各々単独にアドレス指定する
コードを「０」、「１」、「２」と定めると共に、シ
フトレジスタ２３及び２４を共にアドレス指定す
るコードとして「３」、そして、シフトレジスタ
２４及び４２を共にアドレス指定するコードとし
て「４」を割り合てている。

次に、本実施例の動作をタイミングチヤートを
参照しながら説明する。

今、ラツチ回路２５にデータを転送するため、
アドレスコード「０」とデータD1〜D4をシステ
ムコントローラから送出したとする。すると、ク
ロツク信号CKに基づいてシフトレジスタ１６に
はアドレスコードC1〜C4として（０、０、０、
０）が取込まれ、ANDゲート１７ａのデコード
出力LISNのみが第４図チに示すように「Ｈ」と
なる。制御信号CEが「Ｌ」のときは信号CED及
びCEDCLは共に「Ｌ」なので、リセツト信号
RSTは「Ｈ」となつており、この信号によりフ
リツププロツプ２２ａ〜２２ｅはリセツト状態に
ある。アドレスコードC1〜C4及び４つのクロツ
ク信号CKの送出後、制御信号CEを所定期間
「Ｈ」とすると、第４図ホに示すように信号CED
が「Ｈ」となり、このためリセツト信号RSTが
「Ｌ」となつて、フリツプフロツプ２２ａ〜２２
ｅのリセツトが解除される。次いで、第４図ヘに
示すように信号CEDCLが「Ｈ」となり、その立
ち上がりで、ANDゲート１７ａ〜１７ｅの各出
力は、各フリツプフロツプ２２ａ〜２２ｅにラツ
チされる。この場合、デコード出力LISが「Ｈ」
なので、第４図リに示すようにアドレス指定信号
LISが「Ｈ」となる。

制御信号CEが「Ｈ」となつて信号CEDが「Ｈ」
となると、クロツク信号CKはANDゲート２７を
通過して、ANDゲート３０及び３１に印加され
るようになるが、この場合、LISDのみが「Ｈ」
なので、クロツク信号CKはANDゲート３０を介
してシフトレジスタ２３に印加されるようにな
り、シフトレジスタ２４にはクロツク信号CKが
印加されない。即ち、シフトレジスタ２３のみが
アドレス指定されることとなる。そこで、制御信
号CEが「Ｈ」の期間に、４つのクロツク信号CK
とデータD1〜D4が送出されると、このクロツク
信号CKに基づいてシフトレジスタ２３はデータ
D1〜D4を取込む。データD1〜D4の送出後、制
御信号CEは「Ｌ」にされるので、これに応じて、
先ず信号CEDが「Ｌ」となり、クロツクパルス
φの１周期遅れて信号CEDが「Ｌ」となるので、
第４図トに示すように、信号CEDの立下りに応
じて書込信号Ｗは「Ｈ」となり、クロツクパルス
の１周期経過後「Ｌ」となる。ANDゲート３７
には「Ｈ」のLISDが入力されているので、書込
信号Ｗが「Ｈ」となると、その出力によりシフト
レジスタ２３の内容D1〜D4がラツチ回路２５に
ラツチされる。即ち、ラツチ回路２５へのデータ
転送が終了する。

ここで、信号CEDCLは制御信号CEが「Ｈ」の
後「Ｈ」となり、書込信号Ｗが「Ｌ」となるとき
「Ｌ」となるので、データD1〜D4をシフトレジ
スタ２３に取込み始めてからラツチ回路２５に書
込まれるまでの間、アドレス指定信号LISD〜
IODの状態が変化することはない。

ところで、シフトレジスタ４２は、上述の例の
場合アドレス指定されていないので、信号CED
が「Ｈ」となつてもANDゲート４５の出力は
「Ｌ」となり、この信号によりNMOSトランジス
タ５１がオフされるので、シフトレジスタ４２の
内容がシリアルデータSOとして送出されること
ない。

次に、システムコントローラからアドレスコー
ド「１」とデータD1〜D4を送出したとすると、
同様にしてデコード出力L2Sのみが「Ｈ」とな
り、これに応じてアドレス指定信号L2SDが
「Ｈ」となつてシフトレジスタ２４がアドレス指
定される。データ選択回路３２においては、アド
レス指定信号TSDが「Ｌ」なので、ANDゲート
３３及びORゲート３５を介してシフトレジスタ
２４に、システムコントローラからの転送データ
D1〜D4が入力され、クロツク信号に基づいてこ
のデータが取込まれる。そて、同様に、書込み信
号ＷによりデータD1〜D4がラツチ回路２６にラ
ツチされる。

上述においては、データ転送中の動作を説明し
たが、データの転送を行なつていない状態におい
て、クロツク信号CK及び制御信号CFにノイズが
乗つたとする。

この場合、制御信号CEがノイズにより「Ｈ」
となつている期間にクロツク信号CKにノイズが
乗ることは非常に稀であり、このようなケースを
除いては、ANDゲート２７により、クロツク信
号CKのシフトレジスタ２３及び２４への印加が
禁止されるので、誤データはシフトレジスタ２３
及び２４に取込まれることがなく、依つて、ラツ
チ回路２５及び２６に誤データがラツチされてし
まうことがない。従つて、PLL回路等の周辺回
路が誤動作することはない。

次に、２つのシフトレジスタ２３及び２４に、
各々、データD1〜D4及びD5〜D8を転送する場
合について説明する。

この場合、システムコントローラからアドレス
コードC1〜C4として「２」を送出し、制御信号
CEを「Ｈ」とした後、この「Ｈ」の期間にデー
タD1〜D4とD5〜D8を連続して送出し、且つ、
クロツク信号CKを８つ送出する。

すると、デコード出力TSのみが「Ｈ」となり、
制御信号CEが「Ｈ」になると、アドレス指定信
号TSDが「Ｈ」となる。アドレス指定信号TSD
が共に「Ｈ」となると、ORゲート２８及び２９
の出力が「Ｈ」となり、ANDゲート３０及び３
１を介して、クロツク信号CKがシフトレジスタ
２３及び２４の双方に印加可能となる。即ち、２
つのシフトレジスタ２３及び２４がアドレス指定
されることになる。又、データ選択回路３２では
ANDゲート３４の一方の入力信号が「Ｈ」とな
るため、シフトレジスタ２３の出力がANDゲー
ト３４及びORゲート３５を介してシフトレジス
タ２４に入力されるようになり、シフトレジスタ
２３と２４とは縦続接続されることとなる。従つ
て、クロツク信号CKが制御信号CEの「Ｈ」の期
間に印加されると、データD1〜D8をクロツク信
号に基づいて順次取込み、その結果、データD1
〜D4がシフトレジスタ２３に、そして、データ
D5〜D8がシフトレジスタ２４に取込まれる。依
つて、ラツチ回路２５にはデータD1〜D4が、ラ
ツチ回路２６にはデータD5〜D8がラツチされ
る。例えば、データD1〜D4が分周数データ、デ
ータD5〜D8がバンドデータであるときは、PLL
回路には、１回のアドレス指定で、分周数データ
とバンドデータが転送されることとなる。

更に、次には、PLL回路等の周辺回路から入
力端子４１ａ〜４１ｄを介してデータDT1〜
DT4を取込み、システムコントローラヘシリア
ルデータSOとして転送する場合について説明す
る。

この場合は、第５図に示すように、先ず、シス
テムコントローラからデータを転送する場合と同
様、制御信号が「Ｌ」のときにアドレスコード
C1〜C4と４つのクロツク信号CKを送出し、送出
後、制御信号CEを「Ｈ」とし、この「Ｈ」の期
間にクロツク信号CKのみを４つ送出する。この
とき、アドレスコードC1〜C4としては「３」を
送出する。

この場合、制御信号CEが「Ｌ」の期間にシフ
トレジスタ４２にアドレスコード（１、１、０、
０）が取込まる、デコード出力OUTのみが「Ｈ」
となるが、制御信号CEが「Ｌ」のときは信号
CEDが「Ｌ」であり、このため、インバータ４
６の出力は「Ｈ」となり、ANDゲート４７ａ〜
４７ｄ及び４８ａ〜４８ｄは開かれ、シフトレジ
スタ４２を構成する各フリツプフロツプは、
各々、データDT1、DT2、DT3、DT4によりセ
ツトあるいはリセツトされる。即ち、データ
DT1〜DT4がシフトレジスタ４２に書込まれる。
そして、制御信号CEが「Ｈ」となると信号CED
が「Ｈ」になると共に、アドレス指定信号
OUTDが「Ｈ」となり、このため、ANDゲート
４５の出力は「Ｈ」に、又、インバータ４６の出
力は「Ｌ」となり、ANDゲート４７ａ〜４７ｄ
及び４８ａ〜４８ｄが閉じられ、データDT1〜
DT4のシフトレジスタ４２への書込みが禁止さ
れると共に、NMOSトランジスタ５１をオンと
しデータの出力を可能とする。クロツク信号CK
が印加されると、シフトレジスタ４２はシフト動
作を開始し、NMOSトランジスタ５０をデータ
DT1〜DT4に応じてオンオフさせることにより、
出力端子４３からデータDT1〜DT4をシリアル
データSOとしてシステムコントローラへ転送す
る。

更に、本実施例においては、１回のアドレス指
定で、データ入力用のシフトレジスタ２４にシス
テムコントローラからデータD1〜D4を転送し、
同時に、データ出力用のシフトレジスタ４２から
システムコントローラヘデータDT1〜DT4を転
送することができる。この場合は、システムコン
トローラからデータD1〜D4を転送する場合と同
様に、第４図に示すように、制御信号CE、クロ
ツク信号CK、シリアルデータSIを送出し、アド
レスコードC1〜C4としては、「４」を送出する。

このようにすれば、シフトレジスタ１６にアド
レスコード（０、０、１、０）が取込まれ、デコ
ード出力IOのみが「Ｈ」となると共に、制御信
号CEが「Ｌ」のときにANDゲート４７ａ〜４７
ｄ及び４８ａ〜４８ｄが開かれ、データDT1〜
DT4がシフトレジスタ４２に書込まれる。そし
て、制御信号CEが「Ｈ」となると、信号CED及
びCEDCLが「Ｈ」となり、アドレス信号IODが
「Ｈ」となる。このため、シフトレジスタ２４に
はクロツク信号CKが印加できるようになると共
に、シフトレジスタ４２においてはデータDT1
〜DT4の書込みが禁止され、更に、NMOSトラ
ンジスタ５１がオンする。従つて、クロツク信号
CKが印加されると、シフトレジスタ２４にはデ
ータD1〜D4が取込まれ、一方、シフトレジスタ
４２からはデータD1〜D54が送出されることと
なる。

(ト) 発明の効果 本発明に依れば、データ転送中以外において、
クロツク信号や制御信号にノイズが乗つても、第
２シフトレジスタに誤データが転送されることは
ほとんどなくなる。

更に、第２シフトレジスタへの入力データのシ
リアル転送と、第３シフトレジスタにより並列出
力データのシリアル転出を同時に行なえるので、
システムコントローラ側と周辺回路との間で、デ
ータの入力及び出力を同時に行なえ、従つて、転
送時間が短縮される。

【図面の簡単な説明】

第１図〜第３図は本発明の一実施例を示すブロ
ツク図、第４図はシステムコントローラから周辺
回路にデータを転送する場合のタイミングチヤー
ト、第５図は周辺回路からシステムコントローラ
へデータを転送する場合のタイミングチヤート、
第６図は従来のデータ転送方式を示すブロツク
図、第７図は従来例の動作を示すタイミングチヤ
ートである。 主な図番の説明、１６，２３，２４，４２……
シフトレジスタ、１７……デコーダ、２５，２６
……ラツチ回路、３２……データ選択回路。

Claims (1)

【特許請求の範囲】
1. １ アドレス指定用のアドレスコード及び入力デ
   ータをシリアルデータとし、制御信号の第１状態
   において、前記アドレスコード及びクロツク信号
   を送出し、送出後、前記制御信号を第２状態と
   し、該第２状態の期間に前記入力データ及び前記
   クロツク信号を送出すると共に、前記クロツク信
   号に基づいて前記アドレスコードを取込む第１シ
   フトレジスタと、該第１シフトレジスタの出力を
   デコードするデコーダと、該デコーダの特定出力
   に応じてアドレス指定され前記クロツク信号に基
   づいて前記入力データを取込む第２シフトレジス
   タと、前記デコーダの前記特定出力に応じてアド
   レス指定され前記クロツク信号に基づいてデータ
   の転出を行なう第３シフトレジスタと、前記制御
   信号が第１状態から第２状態へ変化したことに応
   答して前記クロツク信号を前記第２シフトレジス
   タへ印加せしめ、前記制御信号が第２状態から第
   １状態へ変化したことに応答して前記第２シフト
   レジスタへの前記クロツク信号の印加を禁止する
   第１制御回路と、前記制御信号が第１状態である
   とき並列出力データの第３シフトレジスタへの書
   込みを可能とし、前記制御信号が第２状態に変化
   した後、前記並列出力データの第３シフトレジス
   タへの書込みを禁止し、更に、前記第３シフトレ
   ジスタからのデータの転出を可能とする第２制御
   回路とを設け、前記第２シフトレジスタへの入力
   データのシリアル転送と前記第３レジスタによる
   前記並列出力データのシリアル転出を同時に行な
   えるようにしたことを特徴とするデータ転送方
   式。