JPH0520018Y2 - - Google Patents
Info
- Publication number
- JPH0520018Y2 JPH0520018Y2 JP162287U JP162287U JPH0520018Y2 JP H0520018 Y2 JPH0520018 Y2 JP H0520018Y2 JP 162287 U JP162287 U JP 162287U JP 162287 U JP162287 U JP 162287U JP H0520018 Y2 JPH0520018 Y2 JP H0520018Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- binary counter
- register
- value
- set value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 1
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Description
（産業上の利用分野）
本考案は、バイナリーカウンタを備え、その計
数値の絶対値が設定値に達したかどうか比較する
絶対値比較装置に関し、更に詳しくは、例えばロ
ータリエンコーダから出力されるパルスをバイナ
リーカウンタで計数し、その計数値をある設定値
と比較するような場合に使用して有効な絶対値比
較装置に関するものである。 （従来の技術） ロータリエンコーダは、その回転数あるいは回
転角度に応じたパルスを出力するもので、このパ
ルスをバイナリーカウンタで計数することによつ
て回転数あるいは回転角度の絶対値を知ることが
できる。 このようなバオナリーカウンタを備えた装置に
おいて、そのカウンタの計数値の絶対値が、ある
設定値に達したかどうか比較する場合、従来は設
定値を保持するレジスタを２個用意し、各レジス
タにそれぞれ、正，負の符号が逆な２つの設定値
を与えるようにしている。 （考案が解決しようとする問題点） しかしながら、極性が互いに逆な設定値を各レ
ジスタに与えるためには、設定値のビツト数に応
じた数のインバータが必要となる等、構成が複雑
になるという問題点がある。 本考案は、このような問題点に鑑みてなされた
もので、その目的は、１つの共通な設定値でバイ
ナリーカウンタの計数値の絶対値比較が行なえる
装置を実現しようとするものである。 （問題点を解決するための手段） 前記した問題点を解決する本考案は、アツプ／
ダウン端子に計数すべきパルス信号が印加される
バイナリーカウンタと、１つの設定値が共通に与
えられ当該設定値を保持するとともに前記バイナ
リーカウンタのMSB出力に応じて互いに符号が
逆の設定値を出力する第１，第２のレジスタと、
前記バイナリーカウンタの出力と前記第１，第２
のレジスタのいずれか一方からの出力とを比較す
るコンパレータと、前記バイナリーカウンタの
MSB出力に応じて前記コンパレータの出力を極
性を変えて取出すセレクタとを備えて構成され
る。 （実施例） 図は、本考案に係る装置の一例を示す構成ブロ
ツク図である。図において、CUはアツプ端子
UP.ダウン端子DOWNを有し、各端子に計数す
べきパルス信号が印加されるバイナリーカウンタ
で、ここでは８ビツト構成のものが用いられてい
る。RE１，RE２は第１，第２のレジスタで、１
つの設定値SETが共通に与えられ、この設定値
を保持するとともに、バイナリーカウンタCUの
MSB出力（P7出力）が直接又はインバータINV
１を介して出力イネエーブル端子に与えられ、
MSB出力に応じて互いに符号が逆の設定値をい
ずれか一方のレジスタから出力する。CMPはコ
ンパレータで、バイナリーカウンタCUの出力と、
第１，第２のレジスタRE１，RE２のいずれか一
方からの出力とを比較する。SCTはセレクタで、
コンパレータCMPの出力をそのまま入力する入
力端子Ａと、インバータINV２を介して入力す
る入力端子Ｂとを有し、バイナリーカウンタCU
のMSB出力に応じて端子Ａ、端子Ｂに印加され
た信号を選択して出力する。 このように構成した装置の動作を、次に具体例
に沿つて説明する。以下の説明では、各回路は16
進で動作するようになつているものとする。 第１，第２の各レジスタRE１，RE２には、外
部よりひとつの設定値SETが与えられ、その設
定値が保持される。各レジスタRE１，RE２に保
持された設定値は、出力イネエーブル端子に
印加される信号によつていずれか一方のレジスタ
から出力される。ここで、第１のレジスタRE１
の出力と、第２のレジスタRE２の出力は、互い
に符号が逆になつており、例えば、第１のレジス
タRE１の出力が＃２（16進）であれば、第２のレ
ジスタRE２の出力は、＃FDとなる。 バイナリーカウンタCUは、アツプ／ダウン端
子に印加されるパルスを計数しており、その計数
値は、＃00〜＃FFまでの値をとる。 第１，第２のレジスタRE１．RE２は、バイナ
リーカウンタCUのMSBによつて、第１，第２の
レジスタの出力のどちらか一方がアクテイブとな
り、これがコンパレータCMPの設定値として与
えられており、コンパレータCMPは、この設定
値と、バイナリーカウンタCUの計数値とを比較
する。 第１表は、設定値SETとして「２」を設定し
た場合の各回路の出力を示したものである。
数値の絶対値が設定値に達したかどうか比較する
絶対値比較装置に関し、更に詳しくは、例えばロ
ータリエンコーダから出力されるパルスをバイナ
リーカウンタで計数し、その計数値をある設定値
と比較するような場合に使用して有効な絶対値比
較装置に関するものである。 （従来の技術） ロータリエンコーダは、その回転数あるいは回
転角度に応じたパルスを出力するもので、このパ
ルスをバイナリーカウンタで計数することによつ
て回転数あるいは回転角度の絶対値を知ることが
できる。 このようなバオナリーカウンタを備えた装置に
おいて、そのカウンタの計数値の絶対値が、ある
設定値に達したかどうか比較する場合、従来は設
定値を保持するレジスタを２個用意し、各レジス
タにそれぞれ、正，負の符号が逆な２つの設定値
を与えるようにしている。 （考案が解決しようとする問題点） しかしながら、極性が互いに逆な設定値を各レ
ジスタに与えるためには、設定値のビツト数に応
じた数のインバータが必要となる等、構成が複雑
になるという問題点がある。 本考案は、このような問題点に鑑みてなされた
もので、その目的は、１つの共通な設定値でバイ
ナリーカウンタの計数値の絶対値比較が行なえる
装置を実現しようとするものである。 （問題点を解決するための手段） 前記した問題点を解決する本考案は、アツプ／
ダウン端子に計数すべきパルス信号が印加される
バイナリーカウンタと、１つの設定値が共通に与
えられ当該設定値を保持するとともに前記バイナ
リーカウンタのMSB出力に応じて互いに符号が
逆の設定値を出力する第１，第２のレジスタと、
前記バイナリーカウンタの出力と前記第１，第２
のレジスタのいずれか一方からの出力とを比較す
るコンパレータと、前記バイナリーカウンタの
MSB出力に応じて前記コンパレータの出力を極
性を変えて取出すセレクタとを備えて構成され
る。 （実施例） 図は、本考案に係る装置の一例を示す構成ブロ
ツク図である。図において、CUはアツプ端子
UP.ダウン端子DOWNを有し、各端子に計数す
べきパルス信号が印加されるバイナリーカウンタ
で、ここでは８ビツト構成のものが用いられてい
る。RE１，RE２は第１，第２のレジスタで、１
つの設定値SETが共通に与えられ、この設定値
を保持するとともに、バイナリーカウンタCUの
MSB出力（P7出力）が直接又はインバータINV
１を介して出力イネエーブル端子に与えられ、
MSB出力に応じて互いに符号が逆の設定値をい
ずれか一方のレジスタから出力する。CMPはコ
ンパレータで、バイナリーカウンタCUの出力と、
第１，第２のレジスタRE１，RE２のいずれか一
方からの出力とを比較する。SCTはセレクタで、
コンパレータCMPの出力をそのまま入力する入
力端子Ａと、インバータINV２を介して入力す
る入力端子Ｂとを有し、バイナリーカウンタCU
のMSB出力に応じて端子Ａ、端子Ｂに印加され
た信号を選択して出力する。 このように構成した装置の動作を、次に具体例
に沿つて説明する。以下の説明では、各回路は16
進で動作するようになつているものとする。 第１，第２の各レジスタRE１，RE２には、外
部よりひとつの設定値SETが与えられ、その設
定値が保持される。各レジスタRE１，RE２に保
持された設定値は、出力イネエーブル端子に
印加される信号によつていずれか一方のレジスタ
から出力される。ここで、第１のレジスタRE１
の出力と、第２のレジスタRE２の出力は、互い
に符号が逆になつており、例えば、第１のレジス
タRE１の出力が＃２（16進）であれば、第２のレ
ジスタRE２の出力は、＃FDとなる。 バイナリーカウンタCUは、アツプ／ダウン端
子に印加されるパルスを計数しており、その計数
値は、＃00〜＃FFまでの値をとる。 第１，第２のレジスタRE１．RE２は、バイナ
リーカウンタCUのMSBによつて、第１，第２の
レジスタの出力のどちらか一方がアクテイブとな
り、これがコンパレータCMPの設定値として与
えられており、コンパレータCMPは、この設定
値と、バイナリーカウンタCUの計数値とを比較
する。 第１表は、設定値SETとして「２」を設定し
た場合の各回路の出力を示したものである。
【表】
Claims (1)
- アツプ／ダウン端子に計数すべきパルス信号が
印加されるバイナリーカウンタと、１つの設定値
が共通に与えられ当該設定値を保持するとともに
前記バイナリーカウンタのMSB出力に応じて互
いに符号が逆の設定値を出力する第１，第２のレ
ジスタと、前記バイナリーカウンタの出力と前記
第１，第２のレジスタのいずれか一方からの出力
とを比較するコンパレータと、前記バイナリーカ
ウンタのMSB出力に応じて前記コンパレータの
出力を極性を変えて取出すセレクタとを備えた絶
対値比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP162287U JPH0520018Y2 (ja) | 1987-01-09 | 1987-01-09 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP162287U JPH0520018Y2 (ja) | 1987-01-09 | 1987-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111029U JPS63111029U (ja) | 1988-07-16 |
| JPH0520018Y2 true JPH0520018Y2 (ja) | 1993-05-26 |
Family
ID=30779705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP162287U Expired - Lifetime JPH0520018Y2 (ja) | 1987-01-09 | 1987-01-09 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520018Y2 (ja) |
-
1987
- 1987-01-09 JP JP162287U patent/JPH0520018Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111029U (ja) | 1988-07-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4017830A (en) | Sheet comparing system and comparator adapted for said system | |
| US4117476A (en) | Digital-to-analog converter | |
| JPS58204774A (ja) | パルス逆変換装置用デイジタル制御装置 | |
| JPS62298229A (ja) | 電圧−デジタルコ−ドコンバ−タ | |
| JPS58149188A (ja) | 搬送ロボツト | |
| JPH0580604B2 (ja) | ||
| SU1425826A1 (ru) | Преобразователь угла поворота вала в код | |
| JPS614918A (ja) | レゾルバを用いた多回転の回転位置検出用アブソリユ−トセンサ | |
| JPH0213988Y2 (ja) | ||
| JPH04316217A (ja) | アナログ・デジタル変換回路 | |
| JP2692976B2 (ja) | 同期式カウンタ | |
| JPH0396035A (ja) | 情報受信装置 | |
| SU1019625A1 (ru) | Преобразователь напр жени в интервал времени | |
| JP2700942B2 (ja) | ビデオ装置のヘッド作動パルス発生回路 | |
| SU1016785A1 (ru) | Устройство переменного приоритета | |
| JPS61133480A (ja) | 画像処理装置 | |
| JPS6264294A (ja) | 信号方式変換回路 | |
| JPS62229335A (ja) | アドレス比較回路 | |
| JPS62143091A (ja) | 同期信号極性切換回路 | |
| JPS5990551U (ja) | Ｎｃ割出し用の原点復帰装置 | |
| JPS60211366A (ja) | 速度検出装置 | |
| JPH05143751A (ja) | Ｉｃのインタフエイス回路 | |
| JPH01129787A (ja) | モータの速度制御装置 | |
| JPH0241515A (ja) | インタフェース制御方式 | |
| JPS6213139A (ja) | 監視回路 |