JPH0520193A - キヤツシユ・メモリ装置 - Google Patents
キヤツシユ・メモリ装置Info
- Publication number
- JPH0520193A JPH0520193A JP3173964A JP17396491A JPH0520193A JP H0520193 A JPH0520193 A JP H0520193A JP 3173964 A JP3173964 A JP 3173964A JP 17396491 A JP17396491 A JP 17396491A JP H0520193 A JPH0520193 A JP H0520193A
- Authority
- JP
- Japan
- Prior art keywords
- block
- block address
- address
- adr
- ways
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000013500 data storage Methods 0.000 claims abstract description 17
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 9
- 230000010365 information processing Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＣＰＵによるプログラム実行中に、ウェイ数
の変更が行え、ミスヒットを減らしてＣＰＵのプログラ
ム実行性能の向上を図る。 【構成】 ヒット・チェック手段６０内の比較手段６１
は、ブロック・アドレス記憶手段４０内のブロック・ア
ドレスと、選択可能な最小ウェイ数選択時に必要なブロ
ック・アドレス部ＡＤＲa に対応する部分とを比較す
る。比較手段６２は、ブロック・アドレスの残りの部分
と、その残りの部分に対応するブロック・アドレス部Ａ
ＤＲa の部分と、ヒット・チェック手段６０が属するエ
レメント番号ＥＢＮと、ウェイ数選択・設定手段７０で
設定されているウェイ数とを比較する。判定手段６３で
は、比較手段６１と６２の両比較結果に対する一致／不
一致の判定を行う。この一致判定時において、ブロック
・データ記憶手段５０内のブロック・データが、ブロッ
ク内アドレス部ＡＤＲc を使ってアクセスされる。
の変更が行え、ミスヒットを減らしてＣＰＵのプログラ
ム実行性能の向上を図る。 【構成】 ヒット・チェック手段６０内の比較手段６１
は、ブロック・アドレス記憶手段４０内のブロック・ア
ドレスと、選択可能な最小ウェイ数選択時に必要なブロ
ック・アドレス部ＡＤＲa に対応する部分とを比較す
る。比較手段６２は、ブロック・アドレスの残りの部分
と、その残りの部分に対応するブロック・アドレス部Ａ
ＤＲa の部分と、ヒット・チェック手段６０が属するエ
レメント番号ＥＢＮと、ウェイ数選択・設定手段７０で
設定されているウェイ数とを比較する。判定手段６３で
は、比較手段６１と６２の両比較結果に対する一致／不
一致の判定を行う。この一致判定時において、ブロック
・データ記憶手段５０内のブロック・データが、ブロッ
ク内アドレス部ＡＤＲc を使ってアクセスされる。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置における
セット・アソシアティブ（Ｓｅｔ Ａｓｓｏｃｉａｔｉ
ｖｅ）方式のキャッシュ・メモリ装置、特にプログラム
の実行中に複数のウェイ数に変更可能なキャッシュ・メ
モリ装置に関するものである。
セット・アソシアティブ（Ｓｅｔ Ａｓｓｏｃｉａｔｉ
ｖｅ）方式のキャッシュ・メモリ装置、特にプログラム
の実行中に複数のウェイ数に変更可能なキャッシュ・メ
モリ装置に関するものである。
【０００２】
【従来の技術】従来、この種のキャッシュ・メモリ装置
に関する技術としては、例えば次のような文献に記載さ
れるものがあった。
に関する技術としては、例えば次のような文献に記載さ
れるものがあった。
【０００３】日経データプロ編“３２ビットマイクロプ
ロセッサの全容−企業・戦略・技術・市場動向”、（昭
６１−１２−１０）日経マグロウヒル（株）Ｐ．２４４
−２４５ キャッシュ・メモリ装置は、前記文献に記載されるよう
に、情報処理装置の中央処理装置（ＣＰＵ）と主メモリ
との間におかれるアクセス時間の速いメモリである。こ
のキャッシュ・メモリ装置では、主メモリの内容の一部
を該キャッシュ・メモリ装置上にコピーして該主メモリ
へのアクセスのほとんどを該キャッシュ・メモリ装置へ
のアクセスで行えるようにすることで、ＣＰＵのプログ
ラム実行性能の向上を図るシステムである。
ロセッサの全容−企業・戦略・技術・市場動向”、（昭
６１−１２−１０）日経マグロウヒル（株）Ｐ．２４４
−２４５ キャッシュ・メモリ装置は、前記文献に記載されるよう
に、情報処理装置の中央処理装置（ＣＰＵ）と主メモリ
との間におかれるアクセス時間の速いメモリである。こ
のキャッシュ・メモリ装置では、主メモリの内容の一部
を該キャッシュ・メモリ装置上にコピーして該主メモリ
へのアクセスのほとんどを該キャッシュ・メモリ装置へ
のアクセスで行えるようにすることで、ＣＰＵのプログ
ラム実行性能の向上を図るシステムである。
【０００４】セット・アソシアティブ方式のキャッシュ
・メモリ装置は、主メモリとキャッシュ・メモリ装置と
の内容の対応付けを行う方式の一つであり、その一構成
例を図２に示す。
・メモリ装置は、主メモリとキャッシュ・メモリ装置と
の内容の対応付けを行う方式の一つであり、その一構成
例を図２に示す。
【０００５】図２は、前記文献に記載された従来のセッ
ト・アソシアティブ方式のキャッシュ・メモリ装置の概
念を示す模式図である。
ト・アソシアティブ方式のキャッシュ・メモリ装置の概
念を示す模式図である。
【０００６】このキャッシュ・メモリ装置は、該キャッ
シュ・メモリ装置と主メモリとの対応を、予め定めた大
きさのブロック単位で行い、予め定められたウェイ数Ｅ
×セット数Ｓ分のブロック・アドレスを格納するアドレ
ス記憶部１０と、予め定められたウェイ数Ｅ×セット数
Ｓ分のブロック・データを格納するデータ記憶部２０と
を、備えている。アドレス記憶部１０とデータ記憶部２
０は、一対一で対応付けられている。
シュ・メモリ装置と主メモリとの対応を、予め定めた大
きさのブロック単位で行い、予め定められたウェイ数Ｅ
×セット数Ｓ分のブロック・アドレスを格納するアドレ
ス記憶部１０と、予め定められたウェイ数Ｅ×セット数
Ｓ分のブロック・データを格納するデータ記憶部２０と
を、備えている。アドレス記憶部１０とデータ記憶部２
０は、一対一で対応付けられている。
【０００７】この種のキャッシュ・メモリ装置では、主
メモリにおける実アドレスＡＤＲ内のセット・アドレス
部ＡＤＲb でアドレス記憶部１０をアクセスし、該アド
レス記憶部１０から読出したブロック・アドレスＢＡＤ
と、実アドレスＡＤＲにおけるブロック・アドレス部Ａ
ＤＲa とを、複数の比較器３０で比較を行う。この比較
で一致するものがあった場合をキャッシュ・ヒットと呼
び、アドレス記憶部１０に対応するデータ記憶部２０の
ブロック・データＢＤＡを、実アドレスＡＤＲのブロッ
ク内アドレス部ＡＤＲc を使ってアクセスする。
メモリにおける実アドレスＡＤＲ内のセット・アドレス
部ＡＤＲb でアドレス記憶部１０をアクセスし、該アド
レス記憶部１０から読出したブロック・アドレスＢＡＤ
と、実アドレスＡＤＲにおけるブロック・アドレス部Ａ
ＤＲa とを、複数の比較器３０で比較を行う。この比較
で一致するものがあった場合をキャッシュ・ヒットと呼
び、アドレス記憶部１０に対応するデータ記憶部２０の
ブロック・データＢＤＡを、実アドレスＡＤＲのブロッ
ク内アドレス部ＡＤＲc を使ってアクセスする。
【０００８】メモリ・アクセスの回数に占めるキャッシ
ュ・ヒットの回数の割合をヒット率と呼ぶ。もしもキャ
ッシュ・ヒットしなかった場合は、予め定められている
い方法で主メモリ、アドレス記憶部１０、及びデータ記
憶部２０の内容を更新する。ＣＰＵが主メモリへアクセ
スする実アドレスＡＤＲが、キャッシュ・メモリ装置に
ヒットし続ければ、ＣＰＵのプログラム実行性能の向上
を図ることができる。
ュ・ヒットの回数の割合をヒット率と呼ぶ。もしもキャ
ッシュ・ヒットしなかった場合は、予め定められている
い方法で主メモリ、アドレス記憶部１０、及びデータ記
憶部２０の内容を更新する。ＣＰＵが主メモリへアクセ
スする実アドレスＡＤＲが、キャッシュ・メモリ装置に
ヒットし続ければ、ＣＰＵのプログラム実行性能の向上
を図ることができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
セット・アソシアティブ方式のキャッシュ・メモリ装置
では、アドレス記憶部１０及びデータ記憶部２０におけ
るウェイ数Ｅが固定されているので、ＣＰＵで実行する
プログラムによっては、ヒット率が低下して該ＣＰＵの
プログラム実行性能が落ちることがあり、それを解決す
ることが困難であった。
セット・アソシアティブ方式のキャッシュ・メモリ装置
では、アドレス記憶部１０及びデータ記憶部２０におけ
るウェイ数Ｅが固定されているので、ＣＰＵで実行する
プログラムによっては、ヒット率が低下して該ＣＰＵの
プログラム実行性能が落ちることがあり、それを解決す
ることが困難であった。
【００１０】本発明は、前記従来技術が持っていた課題
として、ウェイ数Ｅが固定されているのでヒット率が低
下するという点について解決したセット・アソシアティ
ブ方式のキャッシュ・メモリ装置を提供するものであ
る。
として、ウェイ数Ｅが固定されているのでヒット率が低
下するという点について解決したセット・アソシアティ
ブ方式のキャッシュ・メモリ装置を提供するものであ
る。
【００１１】
【課題を解決するための手段】本発明は前記課題を解決
するために、ブロック・アドレス部、セット・アドレス
部及びブロック内アドレス部からなる実アドレスでアク
セスされる主メモリとの内容の対応付けを、セット・ア
ソシアティブ方式で行うキャッシュ・メモリ装置におい
て、選択可能な最大ウェイ数選択時に必要なビット幅の
ブロック・アドレス及びブロック・データをそれぞれ記
憶するブロック・アドレス記憶手段及びブロック・デー
タ記憶手段と、選択可能なウェイ数から１つのウェイ数
を選択・設定するウェイ数選択・設定手段と、選択可能
な最大ウェイ数と同数のヒット・チェック手段とを、備
えている。
するために、ブロック・アドレス部、セット・アドレス
部及びブロック内アドレス部からなる実アドレスでアク
セスされる主メモリとの内容の対応付けを、セット・ア
ソシアティブ方式で行うキャッシュ・メモリ装置におい
て、選択可能な最大ウェイ数選択時に必要なビット幅の
ブロック・アドレス及びブロック・データをそれぞれ記
憶するブロック・アドレス記憶手段及びブロック・デー
タ記憶手段と、選択可能なウェイ数から１つのウェイ数
を選択・設定するウェイ数選択・設定手段と、選択可能
な最大ウェイ数と同数のヒット・チェック手段とを、備
えている。
【００１２】ヒット・チェック手段は、第１，第２の比
較手段と判定手段とで構成されている。ここで、第１の
比較手段は、前記ブロック・アドレス記憶手段内のブロ
ック・アドレス、及び選択可能な最小ウェイ数選択時に
必要な前記ブロック・アドレス部に対応する部分を比較
する機能を有している。第２の比較手段は、前記ブロッ
ク・アドレスの残りの部分、その残りの部分に対応する
前記ブロック・アドレス部の部分、前記ヒット・チェッ
ク手段が属するエレメント番号、及び前記ウェイ数選択
・設定手段で設定されているウェイ数を比較する機能を
有している。判定手段は、前記第１と第２の比較手段の
両比較結果に対する一致／不一致の判定を行い、その一
致判定時に前記ブロック・データ記憶手段内のブロック
・データを前記ブロック内アドレス部を使ってアクセス
させる機能を有している。
較手段と判定手段とで構成されている。ここで、第１の
比較手段は、前記ブロック・アドレス記憶手段内のブロ
ック・アドレス、及び選択可能な最小ウェイ数選択時に
必要な前記ブロック・アドレス部に対応する部分を比較
する機能を有している。第２の比較手段は、前記ブロッ
ク・アドレスの残りの部分、その残りの部分に対応する
前記ブロック・アドレス部の部分、前記ヒット・チェッ
ク手段が属するエレメント番号、及び前記ウェイ数選択
・設定手段で設定されているウェイ数を比較する機能を
有している。判定手段は、前記第１と第２の比較手段の
両比較結果に対する一致／不一致の判定を行い、その一
致判定時に前記ブロック・データ記憶手段内のブロック
・データを前記ブロック内アドレス部を使ってアクセス
させる機能を有している。
【００１３】
【作用】本発明によれば、以上のようにセット・アソシ
アティブ方式のキャッシュ・メモリ装置を構成したの
で、第１の比較手段は、ブロック・アドレス記憶手段内
のブロック・アドレスと、選択可能な最小ウェイ数選択
時に必要なブロック・アドレス部に対応する部分とを比
較し、その比較結果を判定手段へ送る。第２の比較手段
は、ブロック・アドレスの残りの部分と、その残りの部
分に対応するブロック・アドレス部の部分と、該ヒット
・チェック手段が属するエレメント番号と、ウェイ数選
択・設定手段で設定されているウェイ数とを比較し、そ
の比較結果を判定手段へ送る。
アティブ方式のキャッシュ・メモリ装置を構成したの
で、第１の比較手段は、ブロック・アドレス記憶手段内
のブロック・アドレスと、選択可能な最小ウェイ数選択
時に必要なブロック・アドレス部に対応する部分とを比
較し、その比較結果を判定手段へ送る。第２の比較手段
は、ブロック・アドレスの残りの部分と、その残りの部
分に対応するブロック・アドレス部の部分と、該ヒット
・チェック手段が属するエレメント番号と、ウェイ数選
択・設定手段で設定されているウェイ数とを比較し、そ
の比較結果を判定手段へ送る。
【００１４】判定手段では、第１と第２の比較手段の両
比較結果に対する一致／不一致の判定を行う。この判定
手段による判定結果が一致の場合、実アドレスのブロッ
ク内アドレス部により、ブロック・データ記憶手段内の
ブロック・データがアクセスされる。これにより、キャ
ッシュ・メモリ装置のヒット率に影響を与える要因の一
つであるウェイ数の変更が、プログラムの実行中に行え
る。従って、前記課題を解決できるのである。
比較結果に対する一致／不一致の判定を行う。この判定
手段による判定結果が一致の場合、実アドレスのブロッ
ク内アドレス部により、ブロック・データ記憶手段内の
ブロック・データがアクセスされる。これにより、キャ
ッシュ・メモリ装置のヒット率に影響を与える要因の一
つであるウェイ数の変更が、プログラムの実行中に行え
る。従って、前記課題を解決できるのである。
【００１５】
【実施例】図１は、本発明の実施例を示すセット・アソ
シアティブ方式のキャッシュ・メモリ装置の基本構成を
示す機能ブロック図である。
シアティブ方式のキャッシュ・メモリ装置の基本構成を
示す機能ブロック図である。
【００１６】図示しない主メモリへのアクセス時に使わ
れる実アドレスＡＤＲは、ブロック・アドレス部ＡＤＲ
a 、セット・アドレス部ＡＤＲb、及びブロック内アド
レス部ＡＤＲc に分けられる。ブロック・アドレス部Ａ
ＤＲa とセット・アドレス部ＡＤＲb は、選択されたウ
ェイ数に応じてそのビット幅が変わるが、ブロック内ア
ドレス部ＡＤＲc のビット幅は固定されている。
れる実アドレスＡＤＲは、ブロック・アドレス部ＡＤＲ
a 、セット・アドレス部ＡＤＲb、及びブロック内アド
レス部ＡＤＲc に分けられる。ブロック・アドレス部Ａ
ＤＲa とセット・アドレス部ＡＤＲb は、選択されたウ
ェイ数に応じてそのビット幅が変わるが、ブロック内ア
ドレス部ＡＤＲc のビット幅は固定されている。
【００１７】このアドレスＡＤＲによってアクセスされ
るキャッシュ・メモリ装置は、ブロック・アドレス記憶
手段４０とブロック・データ記憶手段５０と、ヒット・
チェック手段６０とを備え、それらの手段４０，５０，
６０で一つのエレメントが構成され、そのエレメントが
選択可能な最大ウェイ数分（０〜ｎ）だけ設けられてい
る。各エレメント０〜ｎ内のヒット・チェック手段６０
の入力側には、共通のウェイ数選択・設定手段７０が接
続されている。このウェイ数選択・設定手段７０は、選
択・設定するウェイ数を例えばソフトウェアによって書
き込むことが可能な構成になっている。
るキャッシュ・メモリ装置は、ブロック・アドレス記憶
手段４０とブロック・データ記憶手段５０と、ヒット・
チェック手段６０とを備え、それらの手段４０，５０，
６０で一つのエレメントが構成され、そのエレメントが
選択可能な最大ウェイ数分（０〜ｎ）だけ設けられてい
る。各エレメント０〜ｎ内のヒット・チェック手段６０
の入力側には、共通のウェイ数選択・設定手段７０が接
続されている。このウェイ数選択・設定手段７０は、選
択・設定するウェイ数を例えばソフトウェアによって書
き込むことが可能な構成になっている。
【００１８】ブロック・アドレス記憶手段４０は、選択
可能な最大ウェイ数選択時に必要なビット幅のブロック
・アドレスを記憶できるブロック・アドレス記憶部４１
を持つように構成されていて、実アドレスＡＤＲのセッ
ト・アドレス部ＡＤＲb に対応するブロック・アドレス
記憶部４１に記憶されているブロック・アドレスをヒッ
ト・チェック手段６０へ送出する機能を有している。こ
のブロック・アドレス記憶手段４０とブロック・データ
記憶手段５０とは、一対一で対応付けられている。
可能な最大ウェイ数選択時に必要なビット幅のブロック
・アドレスを記憶できるブロック・アドレス記憶部４１
を持つように構成されていて、実アドレスＡＤＲのセッ
ト・アドレス部ＡＤＲb に対応するブロック・アドレス
記憶部４１に記憶されているブロック・アドレスをヒッ
ト・チェック手段６０へ送出する機能を有している。こ
のブロック・アドレス記憶手段４０とブロック・データ
記憶手段５０とは、一対一で対応付けられている。
【００１９】ヒット・チェック手段６０は、第１，第２
の比較手段６１，６２、及び論理積（ＡＮＤ）をとる判
定手段６３より構成されている。各エレメント０〜ｎに
おける判定手段６３の出力は、論理和（ＯＲ）をとる判
定手段８０に接続されている。
の比較手段６１，６２、及び論理積（ＡＮＤ）をとる判
定手段６３より構成されている。各エレメント０〜ｎに
おける判定手段６３の出力は、論理和（ＯＲ）をとる判
定手段８０に接続されている。
【００２０】第１の比較手段６１は、ブロック・アドレ
ス記憶手段４０から送られてきたブロック・アドレス
と、選択可能な最小ウェイ数選択時に必要な実アドレス
ＡＤＲのブロック・アドレス部ＡＤＲa に対応する部分
とを比較し、その比較結果を判定手段６３へ与える機能
を有している。第２の比較手段６２は、ブロック・アド
レスの残りの部分と、それに対応する実アドレスＡＤＲ
のブロック・アドレス部ＡＤＲa と、該ヒット・チェッ
ク手段６０が属するエレメント番号ＥＢＮと、ウェイ数
選択・設定手段７０で設定されているウェイ数とを比較
し、その比較結果を判定手段６３へ与える機能を有して
いる。
ス記憶手段４０から送られてきたブロック・アドレス
と、選択可能な最小ウェイ数選択時に必要な実アドレス
ＡＤＲのブロック・アドレス部ＡＤＲa に対応する部分
とを比較し、その比較結果を判定手段６３へ与える機能
を有している。第２の比較手段６２は、ブロック・アド
レスの残りの部分と、それに対応する実アドレスＡＤＲ
のブロック・アドレス部ＡＤＲa と、該ヒット・チェッ
ク手段６０が属するエレメント番号ＥＢＮと、ウェイ数
選択・設定手段７０で設定されているウェイ数とを比較
し、その比較結果を判定手段６３へ与える機能を有して
いる。
【００２１】判定手段６３は、第１，第２の比較手段６
１，６２のＡＮＤ論理をとってその２つの比較結果が等
しいか否かを判定し、該判定結果を判定手段８０へ与え
る機能を有している。この判定手段６３で、第１，第２
の比較手段６１，６２の比較結果が両方とも等しいと判
定した場合に、該ヒット・チェック手段６０が属するエ
レメントでキャッシュ・メモリ装置にヒットしたことに
なる。
１，６２のＡＮＤ論理をとってその２つの比較結果が等
しいか否かを判定し、該判定結果を判定手段８０へ与え
る機能を有している。この判定手段６３で、第１，第２
の比較手段６１，６２の比較結果が両方とも等しいと判
定した場合に、該ヒット・チェック手段６０が属するエ
レメントでキャッシュ・メモリ装置にヒットしたことに
なる。
【００２２】この種のキャッシュ・メモリ装置では、実
アドレスＡＤＲのセット・アドレス部ＡＤＲb に対応す
るブロック・アドレス記憶部４０に記憶されているブロ
ック・アドレスを第１の比較手段６１へ送る。第１の比
較手段６１では、ブロック・アドレス記憶手段４０から
送られてきたブロック・アドレスと、実アドレスＡＤＲ
のブロック・アドレス部ＡＤＲa に対応する部分とを比
較し、その比較結果を判定手段６３へ送る。また、第２
の比較手段６２では、ブロック・アドレスの残りの部分
と、それに対応する実アドレスＡＤＲのブロック・アド
レス部ＡＤＲa と、エレメント番号ＥＢＮと、ウェイ数
選択・設定手段７０で設定されているウェイ数とを比較
し、その比較結果を判定手段６３へ送る。
アドレスＡＤＲのセット・アドレス部ＡＤＲb に対応す
るブロック・アドレス記憶部４０に記憶されているブロ
ック・アドレスを第１の比較手段６１へ送る。第１の比
較手段６１では、ブロック・アドレス記憶手段４０から
送られてきたブロック・アドレスと、実アドレスＡＤＲ
のブロック・アドレス部ＡＤＲa に対応する部分とを比
較し、その比較結果を判定手段６３へ送る。また、第２
の比較手段６２では、ブロック・アドレスの残りの部分
と、それに対応する実アドレスＡＤＲのブロック・アド
レス部ＡＤＲa と、エレメント番号ＥＢＮと、ウェイ数
選択・設定手段７０で設定されているウェイ数とを比較
し、その比較結果を判定手段６３へ送る。
【００２３】判定手段６３では、第１，第２の比較手段
６１，６２の比較結果のＡＮＤ論理をとってその２つの
比較結果が等しいか否かを判定する。２つの比較結果が
等しいと判定されると、このヒット・チェック手段６０
が属するエレメントでキャッシュ・メモリ装置にヒット
したことになる。つまり、ブロック・アドレス記憶手段
４０に対応するブロック・データ記憶手段５０のブロッ
ク・データを、実アドレスＡＤＲのブロック内アドレス
部ＡＤＲc を使ってアクセスできる。
６１，６２の比較結果のＡＮＤ論理をとってその２つの
比較結果が等しいか否かを判定する。２つの比較結果が
等しいと判定されると、このヒット・チェック手段６０
が属するエレメントでキャッシュ・メモリ装置にヒット
したことになる。つまり、ブロック・アドレス記憶手段
４０に対応するブロック・データ記憶手段５０のブロッ
ク・データを、実アドレスＡＤＲのブロック内アドレス
部ＡＤＲc を使ってアクセスできる。
【００２４】判定手段６３による比較が各エレメント０
〜ｎで同時に行われ、それらの比較結果を判定手段８０
へ送る。判定手段８０で、各判定手段６３の比較結果の
ＯＲ論理をとって該キャッシュ・メモリ装置のヒット／
ミスヒットが決定される。
〜ｎで同時に行われ、それらの比較結果を判定手段８０
へ送る。判定手段８０で、各判定手段６３の比較結果の
ＯＲ論理をとって該キャッシュ・メモリ装置のヒット／
ミスヒットが決定される。
【００２５】ブロック・アドレス記憶部４１の内容を変
更する場合には、ウェイ数選択・設定手段７０により設
定されているウェイ数に関係なく、選択可能な最大ウェ
イ数選択時に必要なブロック・アドレスを書き込む。
更する場合には、ウェイ数選択・設定手段７０により設
定されているウェイ数に関係なく、選択可能な最大ウェ
イ数選択時に必要なブロック・アドレスを書き込む。
【００２６】図３は、図１の具体的な構成ブロック図で
ある。実アドレスＡＤＲは、例えば３２ビットのバイト
・アドレス（ＡＤＲ［３１：００］）で構成されてい
る。このキャッシュ・メモリ装置は、例えばプロセッサ
に内蔵されていて総容量が８Ｋバイトである。キャッシ
ュ・メモリ装置の１ブロックに記憶できるデータのバイ
ト数は、１６バイトである。
ある。実アドレスＡＤＲは、例えば３２ビットのバイト
・アドレス（ＡＤＲ［３１：００］）で構成されてい
る。このキャッシュ・メモリ装置は、例えばプロセッサ
に内蔵されていて総容量が８Ｋバイトである。キャッシ
ュ・メモリ装置の１ブロックに記憶できるデータのバイ
ト数は、１６バイトである。
【００２７】エレメントは８つあり、その各々にブロッ
ク・アドレス記憶手段４０とブロック・データ記憶手段
５０とヒット・チェック手段６０とが設けられている。
各エレメントのブロック・アドレス記憶手段４０は、最
大ウェイ数である８ウェイのときに必要な２２ビット幅
のブロック・アドレスを６４セット記憶できる。各エレ
メントのブロック・データ記憶手段５０は、１Ｋバイト
の容量を持つ。各エレメントは０〜７までの独立した番
号が付けられており、３ビット（ＥＢＮ［２：０］）で
表される。
ク・アドレス記憶手段４０とブロック・データ記憶手段
５０とヒット・チェック手段６０とが設けられている。
各エレメントのブロック・アドレス記憶手段４０は、最
大ウェイ数である８ウェイのときに必要な２２ビット幅
のブロック・アドレスを６４セット記憶できる。各エレ
メントのブロック・データ記憶手段５０は、１Ｋバイト
の容量を持つ。各エレメントは０〜７までの独立した番
号が付けられており、３ビット（ＥＢＮ［２：０］）で
表される。
【００２８】ブロック・アドレス記憶手段４０とブロッ
ク・データ記憶手段５０とは、それぞれランダム・アク
セス・メモリ（ＲＡＭ）で構成されている。
ク・データ記憶手段５０とは、それぞれランダム・アク
セス・メモリ（ＲＡＭ）で構成されている。
【００２９】図１のウェイ数選択・設定手段７０は、例
えばプロセッサに設けられた３２ビット長のウェイレジ
スタ（ＷＡＹレジスタ）７０Ａで構成されている。選択
可能なウェイ数は２，４，８ウェイの３通りで、ウェイ
レジスタ７０Ａのビット１と０（ＷＡＹ［１：０］）に
書き込まれている値によって選択できる。また、図１に
おける第１，第２の比較手段６１，６２は、それぞれ比
較器６１Ａ，６２Ａで構成され、さらに判定手段６３
が、ＡＮＤゲート６３Ａで構成されている。図１におけ
る各エレメント内の判定手段６３の出力側に接続される
判定手段８０は、図３ではＯＲゲート８０Ａで構成され
ている。
えばプロセッサに設けられた３２ビット長のウェイレジ
スタ（ＷＡＹレジスタ）７０Ａで構成されている。選択
可能なウェイ数は２，４，８ウェイの３通りで、ウェイ
レジスタ７０Ａのビット１と０（ＷＡＹ［１：０］）に
書き込まれている値によって選択できる。また、図１に
おける第１，第２の比較手段６１，６２は、それぞれ比
較器６１Ａ，６２Ａで構成され、さらに判定手段６３
が、ＡＮＤゲート６３Ａで構成されている。図１におけ
る各エレメント内の判定手段６３の出力側に接続される
判定手段８０は、図３ではＯＲゲート８０Ａで構成され
ている。
【００３０】図４は、図３におけるＷＡＹ［１：０］
と、選択・設定されるウェイ数の関係を示す図である。
図５は、図４における各ウェイ数と、実アドレス（ＡＤ
Ｒ［３１：００］）のブロック・アドレス部ＡＤＲa 、
セット・アドレス部ＡＤＲb 、及びブロック内アドレス
部ＡＤＲc の各フィールドの関係を示す図である。図６
は、エレメントの番号と３ビット（ＥＢＮ［２：０］）
の関係を示す図である。図７は、図３中の各ヒット・チ
ェック手段６０の構成例を示す図である。
と、選択・設定されるウェイ数の関係を示す図である。
図５は、図４における各ウェイ数と、実アドレス（ＡＤ
Ｒ［３１：００］）のブロック・アドレス部ＡＤＲa 、
セット・アドレス部ＡＤＲb 、及びブロック内アドレス
部ＡＤＲc の各フィールドの関係を示す図である。図６
は、エレメントの番号と３ビット（ＥＢＮ［２：０］）
の関係を示す図である。図７は、図３中の各ヒット・チ
ェック手段６０の構成例を示す図である。
【００３１】このヒット・チェック手段６０内の比較器
６１Ａは、選択可能な最小ウェイ数（２ウェイ）のとき
の実アドレスＡＤＲのブロック・アドレス部ＡＤＲ
a （ＡＤＲ［３１：１２］）と、選択可能な最大ウェイ
数（８ウェイ）のときの実アドレスＡＤＲのセット・ア
ドレスＡＤＲb （ＡＤＲ［０９：０４］）によって選択
されたブロック・アドレス記憶手段４０の内容の該当す
る部分（Ｂ−ＡＤＲ［３１：１２］）との比較を行う機
能を有している。
６１Ａは、選択可能な最小ウェイ数（２ウェイ）のとき
の実アドレスＡＤＲのブロック・アドレス部ＡＤＲ
a （ＡＤＲ［３１：１２］）と、選択可能な最大ウェイ
数（８ウェイ）のときの実アドレスＡＤＲのセット・ア
ドレスＡＤＲb （ＡＤＲ［０９：０４］）によって選択
されたブロック・アドレス記憶手段４０の内容の該当す
る部分（Ｂ−ＡＤＲ［３１：１２］）との比較を行う機
能を有している。
【００３２】比較器６２Ａは、ブロック・アドレス記憶
手段４０の内容の残りの部分（Ｂ−ＡＤＲ［１１：１
０］）と、実アドレスＡＤＲの該当する部分（ＡＤＲ
［１１：１０］）と、各エレメントのエレメント番号を
示す３ビットの下位２ビット（ＥＢＮ［１：０］）と、
設定されているウェイ数を示すウェイレジスタ７０Ａの
２ビット（ＷＡＹ［１：０］）との比較を行う機能を有
している。この比較器６２Ａは、排他的否定論理和（Ｅ
ｘＮＯＲ）ゲート９１−１〜９１−４、ＡＮＤゲート９
２−１〜９２−３，９３−１〜９３−３、及びＯＲゲー
ト９４で構成されている。
手段４０の内容の残りの部分（Ｂ−ＡＤＲ［１１：１
０］）と、実アドレスＡＤＲの該当する部分（ＡＤＲ
［１１：１０］）と、各エレメントのエレメント番号を
示す３ビットの下位２ビット（ＥＢＮ［１：０］）と、
設定されているウェイ数を示すウェイレジスタ７０Ａの
２ビット（ＷＡＹ［１：０］）との比較を行う機能を有
している。この比較器６２Ａは、排他的否定論理和（Ｅ
ｘＮＯＲ）ゲート９１−１〜９１−４、ＡＮＤゲート９
２−１〜９２−３，９３−１〜９３−３、及びＯＲゲー
ト９４で構成されている。
【００３３】ＡＮＤゲート６３Ａは、比較器６１Ａと６
２Ａとの比較を行い、両者が共に等しいという結果であ
れば、当該エレメントでキャッシュ・メモリ装置にヒッ
トをしたことになる。また、ブロック・アドレス記憶部
４１の内容を変更する場合には、ウェイレジスタ７０Ａ
により設定されているウェイ数に関係なく、選択可能な
最大ウェイ数である８ウェイを選択したときに必要なブ
ロック・アドレス（ＡＤＲ［３１：１０］）を書き込
む。
２Ａとの比較を行い、両者が共に等しいという結果であ
れば、当該エレメントでキャッシュ・メモリ装置にヒッ
トをしたことになる。また、ブロック・アドレス記憶部
４１の内容を変更する場合には、ウェイレジスタ７０Ａ
により設定されているウェイ数に関係なく、選択可能な
最大ウェイ数である８ウェイを選択したときに必要なブ
ロック・アドレス（ＡＤＲ［３１：１０］）を書き込
む。
【００３４】次に、図３〜図７を参照しつつ、各ウェイ
数での動作（１）〜（３）について説明する。
数での動作（１）〜（３）について説明する。
【００３５】（１） ２ウェイが選択されている場合 図７の比較器６１Ａでは、実アドレスＡＤＲのセット・
アドレス部ＡＤＲb（ＡＤＲ［１１：０４］）の下位６
ビット（ＡＤＲ［０９：０４］）で示されるブロック・
アドレス記憶手段４０に記憶されているブロック・アド
レス（Ｂ−ＡＤＲ［３１：１０］）の上位２０ビット
（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡＤＲの
ブロック・アドレス部ＡＤＲa （ＡＤＲ［３１：１
２］）とを比較する。この比較と同時に、ＥｘＮＯＲゲ
ート９１−１，９１−２により、実アドレスＡＤＲのセ
ット・アドレス部ＡＤＲb の上位２ビット（ＡＤＲ［１
１：１０］）と、エレメント番号（ＥＢＮ［２：０］）
の下位２ビット（ＥＢＮ［１：０］）とが比較される。
アドレス部ＡＤＲb（ＡＤＲ［１１：０４］）の下位６
ビット（ＡＤＲ［０９：０４］）で示されるブロック・
アドレス記憶手段４０に記憶されているブロック・アド
レス（Ｂ−ＡＤＲ［３１：１０］）の上位２０ビット
（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡＤＲの
ブロック・アドレス部ＡＤＲa （ＡＤＲ［３１：１
２］）とを比較する。この比較と同時に、ＥｘＮＯＲゲ
ート９１−１，９１−２により、実アドレスＡＤＲのセ
ット・アドレス部ＡＤＲb の上位２ビット（ＡＤＲ［１
１：１０］）と、エレメント番号（ＥＢＮ［２：０］）
の下位２ビット（ＥＢＮ［１：０］）とが比較される。
【００３６】ＡＮＤゲート６３Ａでは、比較器６１Ａの
比較結果とＯＲゲート９４の比較結果とを比較する。両
比較結果が共に等しいときには、このエレメントでキャ
ッシュ・ヒットしたことになる。これらの比較が８つの
エレメント０〜７で同時に行われ、それらの各ＡＮＤゲ
ート６３Ａからの比較結果を、図３のＯＲゲート８０Ａ
で論理和をとり、キャッシュ・メモリ装置のヒット／ミ
スヒットを決定する。 （２） ４ウェイが選択されている場合 図７の比較器６１Ａにより、実アドレスＡＤＲのセット
・アドレス部ＡＤＲa （ＡＤＲ［１０：０４］）の下位
６ビット（ＡＤＲ［０９：０４］）で示されるブロック
・アドレス記憶手段４０に記憶されているブロック・ア
ドレス（Ｂ−ＡＤＲ［３１：１０］）の上位２０ビット
（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡＤＲの
ブロック・アドレス部ＡＤＲa （ＡＤＲ［３１：１
１］）の上位２０ビット（ＡＤＲ［３１：１２］）とが
比較される。この比較と同時に、比較器６２Ａにより、
ＡＤＲ［１１］及びＢ−ＡＤＲ［１１］の比較と、ＡＤ
Ｒ［１０］及びＥＢＮ［０］の比較が行われる。
比較結果とＯＲゲート９４の比較結果とを比較する。両
比較結果が共に等しいときには、このエレメントでキャ
ッシュ・ヒットしたことになる。これらの比較が８つの
エレメント０〜７で同時に行われ、それらの各ＡＮＤゲ
ート６３Ａからの比較結果を、図３のＯＲゲート８０Ａ
で論理和をとり、キャッシュ・メモリ装置のヒット／ミ
スヒットを決定する。 （２） ４ウェイが選択されている場合 図７の比較器６１Ａにより、実アドレスＡＤＲのセット
・アドレス部ＡＤＲa （ＡＤＲ［１０：０４］）の下位
６ビット（ＡＤＲ［０９：０４］）で示されるブロック
・アドレス記憶手段４０に記憶されているブロック・ア
ドレス（Ｂ−ＡＤＲ［３１：１０］）の上位２０ビット
（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡＤＲの
ブロック・アドレス部ＡＤＲa （ＡＤＲ［３１：１
１］）の上位２０ビット（ＡＤＲ［３１：１２］）とが
比較される。この比較と同時に、比較器６２Ａにより、
ＡＤＲ［１１］及びＢ−ＡＤＲ［１１］の比較と、ＡＤ
Ｒ［１０］及びＥＢＮ［０］の比較が行われる。
【００３７】この比較器６１Ａと６２Ａの比較結果が、
ＡＮＤゲート６３Ａで比較され、それらの比較結果が全
て等しいときには、このエレメントでキャッシュ・ヒッ
トしたことになる。これらの比較が８つのエレメント０
〜７で同時に行われ、それらの比較結果をＯＲゲート８
０Ａで論理和を求め、キャッシュ・メモリ装置のヒット
／ミスヒットが決定される。
ＡＮＤゲート６３Ａで比較され、それらの比較結果が全
て等しいときには、このエレメントでキャッシュ・ヒッ
トしたことになる。これらの比較が８つのエレメント０
〜７で同時に行われ、それらの比較結果をＯＲゲート８
０Ａで論理和を求め、キャッシュ・メモリ装置のヒット
／ミスヒットが決定される。
【００３８】（３） ８ウェイが選択されている場合 比較器６１Ａにより、実アドレスＡＤＲのセット・アド
レス部ＡＤＲb （ＡＤＲ［０９：０４］）で示されるブ
ロック・アドレス記憶手段４０に記憶されているブロッ
ク・アドレス（Ｂ−ＡＤＲ［３１：１０］）の上位２０
ビット（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡ
ＤＲのブロック・アドレス部ＡＤＲb （ＡＤＲ［３１：
１０］）の上位２０ビット（ＡＤＲ［３１：１２］）と
が比較される。この比較と同時に、比較器６２Ａによ
り、ＡＤＲ［１１：１０］とＢ−ＡＤＲ［３１：１０］
と比較が行われる。
レス部ＡＤＲb （ＡＤＲ［０９：０４］）で示されるブ
ロック・アドレス記憶手段４０に記憶されているブロッ
ク・アドレス（Ｂ−ＡＤＲ［３１：１０］）の上位２０
ビット（Ｂ−ＡＤＲ［３１：１２］）と、実アドレスＡ
ＤＲのブロック・アドレス部ＡＤＲb （ＡＤＲ［３１：
１０］）の上位２０ビット（ＡＤＲ［３１：１２］）と
が比較される。この比較と同時に、比較器６２Ａによ
り、ＡＤＲ［１１：１０］とＢ−ＡＤＲ［３１：１０］
と比較が行われる。
【００３９】この比較器６１Ａと６２Ａの比較結果がＡ
ＮＤゲート６３Ａで比較され、該比較器６１Ａと６２Ａ
の２つの比較結果が両方とも等しい場合は、このエレメ
ントでキャッシュ・ヒットしたことになる。これらの比
較が８つのエレメント０〜７で同時に行われ、それらの
比較結果をＯＲゲート８０Ａで論理和をとってキャッシ
ュ・メモリ装置のヒット／ミスヒットが決定される。
ＮＤゲート６３Ａで比較され、該比較器６１Ａと６２Ａ
の２つの比較結果が両方とも等しい場合は、このエレメ
ントでキャッシュ・ヒットしたことになる。これらの比
較が８つのエレメント０〜７で同時に行われ、それらの
比較結果をＯＲゲート８０Ａで論理和をとってキャッシ
ュ・メモリ装置のヒット／ミスヒットが決定される。
【００４０】以上のように、本実施例では、セット・ア
ソシアティブ方式のキャッシュ・メモリ装置を持つ情報
処理装置において、あるプログラムを実行したときに最
もヒット率の高くなるウェイ数を、ウェイ数選択・設定
手段７０（ウェイレジスタ７０Ａ）で選択・設定するこ
とにより、ミスヒットを減らすことができる。そのた
め、ＣＰＵのプログラム実行性能を向上させることがで
きる。
ソシアティブ方式のキャッシュ・メモリ装置を持つ情報
処理装置において、あるプログラムを実行したときに最
もヒット率の高くなるウェイ数を、ウェイ数選択・設定
手段７０（ウェイレジスタ７０Ａ）で選択・設定するこ
とにより、ミスヒットを減らすことができる。そのた
め、ＣＰＵのプログラム実行性能を向上させることがで
きる。
【００４１】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。例えば、図１の第２の比較手
段６２を、図７の比較器６２Ａ以外の回路で構成した
り、図１の判定手段６３，８０を、図３に示すゲート以
外の他のゲートで構成してもよい。さらに、図１のウェ
イ数選択・設定手段７０は、図３のウェイレジスタ７０
Ａ以外の記憶手段等で構成してもよい。
種々の変形が可能である。例えば、図１の第２の比較手
段６２を、図７の比較器６２Ａ以外の回路で構成した
り、図１の判定手段６３，８０を、図３に示すゲート以
外の他のゲートで構成してもよい。さらに、図１のウェ
イ数選択・設定手段７０は、図３のウェイレジスタ７０
Ａ以外の記憶手段等で構成してもよい。
【００４２】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ブロック・アドレス記憶手段、ウェイ数選択・設
定手段、及びヒット・チェック手段とを備え、前記ヒッ
ト・チェック手段を、第１，第２の比較手段及び判定手
段で構成したので、該セット・アソシアティブ方式のキ
ャッシュ・メモリ装置を持つ情報処理装置で、あるプロ
グラムを実行したときに、そのプログラムの実行中にウ
ェイ数の変更を行うことができる。そのため、あるプロ
グラムを実行したときに最もヒット率の高くなるウェイ
数をウェイ数選択・設定手段で選択・設定することによ
り、ミスヒットを減らし、ＣＰＵのプログラム実行性能
の向上を図ることができる。
れば、ブロック・アドレス記憶手段、ウェイ数選択・設
定手段、及びヒット・チェック手段とを備え、前記ヒッ
ト・チェック手段を、第１，第２の比較手段及び判定手
段で構成したので、該セット・アソシアティブ方式のキ
ャッシュ・メモリ装置を持つ情報処理装置で、あるプロ
グラムを実行したときに、そのプログラムの実行中にウ
ェイ数の変更を行うことができる。そのため、あるプロ
グラムを実行したときに最もヒット率の高くなるウェイ
数をウェイ数選択・設定手段で選択・設定することによ
り、ミスヒットを減らし、ＣＰＵのプログラム実行性能
の向上を図ることができる。
【図１】本発明の実施例におけるセット・アソシアティ
ブ方式のキャッシュ・メモリ装置の基本構成を示す機能
ブロック図である。
ブ方式のキャッシュ・メモリ装置の基本構成を示す機能
ブロック図である。
【図２】従来のキャッシュ・メモリ装置の概念を示す模
式図である。
式図である。
【図３】図１の具体的な構成ブロック図である。
【図４】図２におけるＷＡＹ［１：０］と選択・設定さ
れるウェイ数の関係を示す図である。
れるウェイ数の関係を示す図である。
【図５】図３におけるウェイ数と実アドレス・フィール
ドの関係を示す図である。
ドの関係を示す図である。
【図６】図３におけるエレメント番号とＥＢＮ［２：
０］の関係を示す図である。
０］の関係を示す図である。
【図７】図３中の各ヒット・チェック手段６０の構成例
を示す図である。
を示す図である。
４０ ブロック・アドレス記憶手段 ４１ ブロック・アドレス記憶部 ５０ ブロック・データ記憶手段 ６０ ヒット・チェック手段 ６１，６２ 第１，第２の比較手段 ６１Ａ，６２Ａ 比較器 ６３，８０ 判定手段 ６３Ａ ＡＮＤゲート ７０ ウェイ数選択・設定手段 ７０Ａ ウェイレジスタ ８０Ａ ＯＲゲート ＡＤＲ 実アドレス ＡＤＲa ブロック・アドレス部 ＡＤＲb セット・アドレス部 ＡＤＲc ブロック内アドレス部
Claims (1)
- 【特許請求の範囲】 【請求項１】 ブロック・アドレス部、セット・アドレ
ス部及びブロック内アドレス部からなる実アドレスでア
クセスされる主メモリとの内容の対応付けを、セット・
アソシアティブ方式で行うキャッシュ・メモリ装置にお
いて、 選択可能な最大ウェイ数選択時に必要なビット幅のブロ
ック・アドレス及びブロック・データをそれぞれ記憶す
るブロック・アドレス記憶手段及びブロック・データ記
憶手段と、 選択可能なウェイ数から１つのウェイ数を選択・設定す
るウェイ数選択・設定手段と、 選択可能な最大ウェイ数と同数のヒット・チェック手段
とを備え、 前記ヒット・チェック手段は、 前記ブロック・アドレス記憶手段内のブロック・アドレ
ス、及び選択可能な最小ウェイ数選択時に必要な前記ブ
ロック・アドレス部に対応する部分を比較する第１の比
較手段と、 前記ブロック・アドレスの残りの部分、その残りの部分
に対応する前記ブロック・アドレス部の部分、前記ヒッ
ト・チェック手段が属するエレメント番号、及び前記ウ
ェイ数選択・設定手段で設定されているウェイ数を比較
する第２の比較手段と、 前記第１と第２の比較手段の両比較結果に対する一致／
不一致の判定を行い、その一致判定時に前記ブロック・
データ記憶手段内のブロック・データを前記ブロック内
アドレス部を使ってアクセスさせる判定手段とで、 構成したことを特徴とするキャッシュ・メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173964A JPH0520193A (ja) | 1991-07-15 | 1991-07-15 | キヤツシユ・メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173964A JPH0520193A (ja) | 1991-07-15 | 1991-07-15 | キヤツシユ・メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520193A true JPH0520193A (ja) | 1993-01-29 |
Family
ID=15970305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173964A Withdrawn JPH0520193A (ja) | 1991-07-15 | 1991-07-15 | キヤツシユ・メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520193A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6488338B1 (en) | 1994-06-30 | 2002-12-03 | Aisin Seiki Kabushiki Kaisha | Reclining mechanism for an automotive seat |
| US7330935B2 (en) | 2004-03-31 | 2008-02-12 | Nec Corporation | Set associative cache system and control method for cache memories |
| US7437513B2 (en) | 2004-04-30 | 2008-10-14 | Nec Corporation | Cache memory with the number of operated ways being changed according to access pattern |
| JP2010170292A (ja) * | 2009-01-22 | 2010-08-05 | Nec Computertechno Ltd | キャッシュメモリ制御回路およびキャッシュメモリ管理方法 |
| JP2017503298A (ja) * | 2014-12-14 | 2017-01-26 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | アドレス・タグ・ビットに基づく動的キャッシュ置換ウェイ選択 |
| JP2017503299A (ja) * | 2014-12-14 | 2017-01-26 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | モードに応じてセットの１つ又は複数を選択的に選択するように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ |
| JP2017507442A (ja) * | 2014-12-14 | 2017-03-16 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | モードに応じてウェイの全部又はサブセットに選択的に割り当てるように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ |
-
1991
- 1991-07-15 JP JP3173964A patent/JPH0520193A/ja not_active Withdrawn
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6488338B1 (en) | 1994-06-30 | 2002-12-03 | Aisin Seiki Kabushiki Kaisha | Reclining mechanism for an automotive seat |
| US7330935B2 (en) | 2004-03-31 | 2008-02-12 | Nec Corporation | Set associative cache system and control method for cache memories |
| US7437513B2 (en) | 2004-04-30 | 2008-10-14 | Nec Corporation | Cache memory with the number of operated ways being changed according to access pattern |
| JP2010170292A (ja) * | 2009-01-22 | 2010-08-05 | Nec Computertechno Ltd | キャッシュメモリ制御回路およびキャッシュメモリ管理方法 |
| JP2017503298A (ja) * | 2014-12-14 | 2017-01-26 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | アドレス・タグ・ビットに基づく動的キャッシュ置換ウェイ選択 |
| JP2017503299A (ja) * | 2014-12-14 | 2017-01-26 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | モードに応じてセットの１つ又は複数を選択的に選択するように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ |
| JP2017507442A (ja) * | 2014-12-14 | 2017-03-16 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | モードに応じてウェイの全部又はサブセットに選択的に割り当てるように動的に構成可能であるマルチモード・セット・アソシエイティブ・キャッシュ・メモリ |
| US9798668B2 (en) | 2014-12-14 | 2017-10-24 | Via Alliance Semiconductor Co., Ltd. | Multi-mode set associative cache memory dynamically configurable to selectively select one or a plurality of its sets depending upon the mode |
| US10698827B2 (en) | 2014-12-14 | 2020-06-30 | Via Alliance Semiconductor Co., Ltd. | Dynamic cache replacement way selection based on address tag bits |
| US10719434B2 (en) | 2014-12-14 | 2020-07-21 | Via Alliance Semiconductors Co., Ltd. | Multi-mode set associative cache memory dynamically configurable to selectively allocate into all or a subset of its ways depending on the mode |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6976126B2 (en) | Accessing data values in a cache | |
| US7398357B1 (en) | Cache line replacement techniques allowing choice of LFU or MFU cache line replacement | |
| US6157980A (en) | Cache directory addressing scheme for variable cache sizes | |
| JPH0520193A (ja) | キヤツシユ・メモリ装置 | |
| JPH0786848B2 (ja) | キャッシュメモリ | |
| JPH03172947A (ja) | マイクロコンピュータ・システム | |
| US5649231A (en) | Storage control method and apparatus having a buffer storage for transferring variable amounts of data to a main storage based on current system load | |
| JPH02308349A (ja) | バッファ記憶制御装置 | |
| JPH06103169A (ja) | 中央演算処理装置のリードデータプリフェッチ機構 | |
| JPH01163852A (ja) | データ処理システム内のサブシステムおよびその動作方法 | |
| JPH02302853A (ja) | 改良型キャッシュアクセス方法及び装置 | |
| US20040024974A1 (en) | Cache controller | |
| JPS6272041A (ja) | キヤツシユメモリ制御装置 | |
| JP3068451B2 (ja) | 電子計算機 | |
| JPH08286974A (ja) | キャッシュメモリ装置 | |
| JPH1185613A (ja) | キャッシュメモリ | |
| JPH01228036A (ja) | キャッシュメモリ | |
| EP0502206A1 (en) | System equipped with processor and cache memory, and method of controlling said cache memory | |
| JPH02156352A (ja) | キャッシュメモリ | |
| JP3204098B2 (ja) | 動的アドレスデコードキャッシュ制御方式 | |
| JPH01205250A (ja) | キャッシュメモリの制御方法 | |
| JPH0764858A (ja) | キャッシュメモリ | |
| JPS6037932B2 (ja) | キャッシュメモリ制御方式 | |
| JPH06161896A (ja) | 半導体記憶装置及びアドレス記憶方式 | |
| JPH0883213A (ja) | キャッシュメモリを含む記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |