JPH11143682A - バッファメモリー占有量検出回路 - Google Patents
バッファメモリー占有量検出回路Info
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- JPH11143682A JPH11143682A JP30416097A JP30416097A JPH11143682A JP H11143682 A JPH11143682 A JP H11143682A JP 30416097 A JP30416097 A JP 30416097A JP 30416097 A JP30416097 A JP 30416097A JP H11143682 A JPH11143682 A JP H11143682A
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- 238000001514 detection method Methods 0.000 title claims abstract description 24
- 230000009977 dual effect Effects 0.000 claims abstract description 16
- 238000010586 diagram Methods 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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- Information Transfer Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 １バイト検出精度のバッファメモリー占有量
検出回路を得る。 【解決手段】 書き込み側逓倍回路２は２倍速書き込み
クロックｃを出力する。書き込み２進カウンタ３は２倍
速書き込みクロックｃを２分周し、デュアルポートメモ
リー書き込みクロックｅを出力する。書き込み側ｎ進カ
ウンタ４はデュアルポートメモリー１の書き込みアドレ
スｆを生成する。読み出し側逓倍回路６は２倍速読み出
しクロックｄを出力する。読み出し２進カウンタ７はデ
ュアルポートメモリー読み出しクロックｇを出力する。
読み出し側ｎ進カウンタ８は読み出しアドレスｈを生成
する。減算回路１１は書き込みアドレスレジスタ９の出
力である書き込みアドレスｉから読み出しアドレスレジ
スタ１０の出力である書き込みクロックａに乗せ換えら
れた読み出しアドレスｊを減算することによって、１バ
イト精度でバッファメモリー占有量ｋを検出する。
検出回路を得る。 【解決手段】 書き込み側逓倍回路２は２倍速書き込み
クロックｃを出力する。書き込み２進カウンタ３は２倍
速書き込みクロックｃを２分周し、デュアルポートメモ
リー書き込みクロックｅを出力する。書き込み側ｎ進カ
ウンタ４はデュアルポートメモリー１の書き込みアドレ
スｆを生成する。読み出し側逓倍回路６は２倍速読み出
しクロックｄを出力する。読み出し２進カウンタ７はデ
ュアルポートメモリー読み出しクロックｇを出力する。
読み出し側ｎ進カウンタ８は読み出しアドレスｈを生成
する。減算回路１１は書き込みアドレスレジスタ９の出
力である書き込みアドレスｉから読み出しアドレスレジ
スタ１０の出力である書き込みクロックａに乗せ換えら
れた読み出しアドレスｊを減算することによって、１バ
イト精度でバッファメモリー占有量ｋを検出する。
Description
【０００１】
【発明の属する技術分野】本発明はバッファメモリー占
有量検出回路に関し、特に高能率画像圧縮符号化送信装
置における符号化発生情報量を一定速度に制御するため
のバッファメモリー占有量検出回路に関する。
有量検出回路に関し、特に高能率画像圧縮符号化送信装
置における符号化発生情報量を一定速度に制御するため
のバッファメモリー占有量検出回路に関する。
【０００２】
【従来の技術】バースト状に発生する入力データを書き
込みクロックにより書き込み、一定速度の読み出しクロ
ックによって読み出す、読み書き可能なデュアルポート
メモリーにおいて、メモリー内に読み出されずに残って
いるデータ量を示すバッファメモリー占有量を検出し、
符号化発生情報量を一定量（速度）に制御するためのバ
ッファメモリー回路を使用した高能率画像圧縮符号化送
信装置がある。
込みクロックにより書き込み、一定速度の読み出しクロ
ックによって読み出す、読み書き可能なデュアルポート
メモリーにおいて、メモリー内に読み出されずに残って
いるデータ量を示すバッファメモリー占有量を検出し、
符号化発生情報量を一定量（速度）に制御するためのバ
ッファメモリー回路を使用した高能率画像圧縮符号化送
信装置がある。
【０００３】従来のバッファメモリー回路では、図５〜
８に示すような方法によりバッファメモリーの占有量を
検出していた。すなわち、図５において、書き込み２進
カウンタ１５は書き込みクロックａを２分周し、書き込
みアドレスのＬＳＢ（最下位ビット）ｓを出力する。書
き込み側（ｎ−１）進カウンタ４は書き込みアドレスの
ＬＳＢｓをクロックイネーブル信号として、書き込みク
ロックａをクロックとしてカウントし（ｎ−１）ビット
の書き込み上位アドレスｆを出力する。
８に示すような方法によりバッファメモリーの占有量を
検出していた。すなわち、図５において、書き込み２進
カウンタ１５は書き込みクロックａを２分周し、書き込
みアドレスのＬＳＢ（最下位ビット）ｓを出力する。書
き込み側（ｎ−１）進カウンタ４は書き込みアドレスの
ＬＳＢｓをクロックイネーブル信号として、書き込みク
ロックａをクロックとしてカウントし（ｎ−１）ビット
の書き込み上位アドレスｆを出力する。
【０００４】デュアルポートメモリー１は書き込みアド
レスのＬＳＢｓと書き込み上位アドレスｆをアドレスと
して、書き込みクロックａにより入力データｌを書き込
む。書き込みアドレスレジスタ（データタイプフリップ
フロップ；Ｄ−ＦＦ）９は書き込み上位アドレスｆを入
力し、書き込みアドレスのＬＳＢｓをクロックイネーブ
ル信号として書き込みクロックａにより書き込み上位
（ビット）アドレスｆをラッチする。
レスのＬＳＢｓと書き込み上位アドレスｆをアドレスと
して、書き込みクロックａにより入力データｌを書き込
む。書き込みアドレスレジスタ（データタイプフリップ
フロップ；Ｄ−ＦＦ）９は書き込み上位アドレスｆを入
力し、書き込みアドレスのＬＳＢｓをクロックイネーブ
ル信号として書き込みクロックａにより書き込み上位
（ビット）アドレスｆをラッチする。
【０００５】読み出し２進カウンタ１６は読み出しクロ
ックｂを２分周して読み出しアドレスのＬＳＢｔを出力
する。読み出し側（ｎ−１）進カウンタ８は読み出しア
ドレスのＬＳＢｔをクロックイネーブル信号として読み
出しクロックｂをクロックとしてカウントし、（ｎ−
１）ビットの読み出し上位（ビット）アドレスｈを生成
する。
ックｂを２分周して読み出しアドレスのＬＳＢｔを出力
する。読み出し側（ｎ−１）進カウンタ８は読み出しア
ドレスのＬＳＢｔをクロックイネーブル信号として読み
出しクロックｂをクロックとしてカウントし、（ｎ−
１）ビットの読み出し上位（ビット）アドレスｈを生成
する。
【０００６】デュアルポートメモリー１は読み出しアド
レスのＬＳＢｔと読み出し上位アドレスｈとをアドレス
信号として、読み出しクロックｂにより読み出しデータ
ｍが出力される。読み出しアドレスレジスタ１０は読み
出しアドレスのＬＳＢｔをクロックイネーブル信号とし
て、書き込みクロックａにより読み出し上位アドレスｈ
をラッチして書き込み側のクロックに乗せ換える（同期
変換する）。
レスのＬＳＢｔと読み出し上位アドレスｈとをアドレス
信号として、読み出しクロックｂにより読み出しデータ
ｍが出力される。読み出しアドレスレジスタ１０は読み
出しアドレスのＬＳＢｔをクロックイネーブル信号とし
て、書き込みクロックａにより読み出し上位アドレスｈ
をラッチして書き込み側のクロックに乗せ換える（同期
変換する）。
【０００７】書き込みアドレスレジスタ９の出力である
書き込みアドレスｉと、読み出しアドレスレジスタ１０
の出力であり書き込みクロックａに乗せ換えられた読み
出しアドレスｊとは減算器１１にて差分値が出力され、
バッファメモリー占有量ｋが検出される。
書き込みアドレスｉと、読み出しアドレスレジスタ１０
の出力であり書き込みクロックａに乗せ換えられた読み
出しアドレスｊとは減算器１１にて差分値が出力され、
バッファメモリー占有量ｋが検出される。
【０００８】図６は図５に示す従来のバッファメモリー
占有量検出回路のタイミング関係を示し、図７はグラフ
化した従来回路のバッファメモリー占有量の出力結果を
示す。従って、図７に示すとおり、従来回路では１／２
分周されたアドレスＬＳＢｓ，ｔをアドレスレジスタ
９，１０のクロックイネーブル信号として使用している
ので、２バイト精度でのみバッファメモリー占有量を検
出できる。
占有量検出回路のタイミング関係を示し、図７はグラフ
化した従来回路のバッファメモリー占有量の出力結果を
示す。従って、図７に示すとおり、従来回路では１／２
分周されたアドレスＬＳＢｓ，ｔをアドレスレジスタ
９，１０のクロックイネーブル信号として使用している
ので、２バイト精度でのみバッファメモリー占有量を検
出できる。
【０００９】
【発明が解決しようとする課題】図５に示す従来回路で
は、読み出しクロックとは非同期のバーストクロックで
ある書き込みクロックにより、デュアルポートメモリー
を伝送路バッファ（メモリー）として使用するため、読
み出し側メモリーアドレスのＬＳＢをラッチタイミング
として、読み出し側メモリーアドレスを書き込みクロッ
クに乗せ換えていた。
は、読み出しクロックとは非同期のバーストクロックで
ある書き込みクロックにより、デュアルポートメモリー
を伝送路バッファ（メモリー）として使用するため、読
み出し側メモリーアドレスのＬＳＢをラッチタイミング
として、読み出し側メモリーアドレスを書き込みクロッ
クに乗せ換えていた。
【００１０】すなわち、図８のクロック乗せ換え動作詳
細図に示すとおり、アドレスＬＳＢをレジスタのクロッ
クイネーブル信号として、書き込みクロックでアドレス
を読み出すことにより、クロックを乗せ換えていた。こ
のため、クロックを乗せ換えた後の読み出し側アドレス
はＬＳＢを除いた２バイト精度のアドレスとなり、バッ
ファメモリー占有量の検出精度も２バイト（１バイト少
ない）精度となる問題があった。
細図に示すとおり、アドレスＬＳＢをレジスタのクロッ
クイネーブル信号として、書き込みクロックでアドレス
を読み出すことにより、クロックを乗せ換えていた。こ
のため、クロックを乗せ換えた後の読み出し側アドレス
はＬＳＢを除いた２バイト精度のアドレスとなり、バッ
ファメモリー占有量の検出精度も２バイト（１バイト少
ない）精度となる問題があった。
【００１１】本発明の目的は、１バイト検出精度でメモ
リー占有量を検出可能なバッファメモリー占有量検出回
路を提供することである。
リー占有量を検出可能なバッファメモリー占有量検出回
路を提供することである。
【００１２】
【課題を解決するための手段】本発明によれば、バース
ト状に発生する入力データを書き込みクロックにより書
き込み、一定速度の読み出しクロックによって読み出す
読み書き可能なバッファメモリーにおいて、前記バッフ
ァメモリー内に残っているデータ量を示すバッファメモ
リー占有量を、書き込み及び読み出しアドレス信号を書
き込み及び読み出しアドレスレジスタにそれぞれ格納
し、前記書き込み及び読み出しアドレスレジスタにそれ
ぞれ格納された前記書き込み及び読み出しアドレス信号
を減算することにより検出するバッファメモリー占有量
検出回路であって、前記書き込みクロックを２逓倍し書
き込みアドレスカウンタの２逓倍書き込みクロックとす
る書き込みクロック２逓倍手段と、前記読み出しクロッ
クを２逓倍し読み出しアドレスカウンタの２逓倍読みだ
しクロックとする読み出しクロック２逓倍手段と、前記
２逓倍書き込みクロックを前記書き込みアドレスレジス
タのクロックとし、前記２逓倍書き込みクロックを前記
読み出しアドレスレジスタのクロックとして前記読み出
しアドレス信号を書き込み側のクロックに乗せ換える手
段と、を含むことを特徴とするバッファメモリー占有量
検出回路が得られる。
ト状に発生する入力データを書き込みクロックにより書
き込み、一定速度の読み出しクロックによって読み出す
読み書き可能なバッファメモリーにおいて、前記バッフ
ァメモリー内に残っているデータ量を示すバッファメモ
リー占有量を、書き込み及び読み出しアドレス信号を書
き込み及び読み出しアドレスレジスタにそれぞれ格納
し、前記書き込み及び読み出しアドレスレジスタにそれ
ぞれ格納された前記書き込み及び読み出しアドレス信号
を減算することにより検出するバッファメモリー占有量
検出回路であって、前記書き込みクロックを２逓倍し書
き込みアドレスカウンタの２逓倍書き込みクロックとす
る書き込みクロック２逓倍手段と、前記読み出しクロッ
クを２逓倍し読み出しアドレスカウンタの２逓倍読みだ
しクロックとする読み出しクロック２逓倍手段と、前記
２逓倍書き込みクロックを前記書き込みアドレスレジス
タのクロックとし、前記２逓倍書き込みクロックを前記
読み出しアドレスレジスタのクロックとして前記読み出
しアドレス信号を書き込み側のクロックに乗せ換える手
段と、を含むことを特徴とするバッファメモリー占有量
検出回路が得られる。
【００１３】そして、前記２逓倍書き込み及び読み出し
クロックをそれぞれ２分周して前記書き込み及び読み出
しクロックとするようにしたことを特徴とし、また、前
記書き込み及び読み出しクロックをそれぞれ前記書き込
み及び読み出しアドレスレジスタのイネーブル信号とす
ることを特徴とする。
クロックをそれぞれ２分周して前記書き込み及び読み出
しクロックとするようにしたことを特徴とし、また、前
記書き込み及び読み出しクロックをそれぞれ前記書き込
み及び読み出しアドレスレジスタのイネーブル信号とす
ることを特徴とする。
【００１４】本発明の作用は次の通りである。デュアル
ポートメモリーの書き込みクロックと、読み出しクロッ
クとの周波数を２倍にする逓倍回路をそれぞれ設け、読
み出しクロックをレジスタのクロックイネーブル信号と
し、書き込みクロックの２倍の周波数のクロックにて、
読み出し側メモリーアドレスをラッチすることにより、
ＬＳＢのビットのアドレスまでクロック乗せ換えを可能
としてバッファメモリー占有量の検出精度を１バイト単
位で可能とする。
ポートメモリーの書き込みクロックと、読み出しクロッ
クとの周波数を２倍にする逓倍回路をそれぞれ設け、読
み出しクロックをレジスタのクロックイネーブル信号と
し、書き込みクロックの２倍の周波数のクロックにて、
読み出し側メモリーアドレスをラッチすることにより、
ＬＳＢのビットのアドレスまでクロック乗せ換えを可能
としてバッファメモリー占有量の検出精度を１バイト単
位で可能とする。
【００１５】
【発明の実施の形態】以下に、本発明の実施例について
図面を参照して説明する。
図面を参照して説明する。
【００１６】図１は本発明によるバッファメモリー占有
量検出回路の、実施例の構成を示すブロック図であり、
図５と同等部分は同一符号にて示している。
量検出回路の、実施例の構成を示すブロック図であり、
図５と同等部分は同一符号にて示している。
【００１７】図１において、本発明の実施例によるバッ
ファメモリー占有量検出回路は、バッファメモリー（デ
ュアルポートメモリー）１、書き込みクロック（ＣＬ
Ｋ）ａのクロック周波数を２倍に逓倍する書き込み側逓
倍回路２、２倍速書き込みクロックｃを２分周する書き
込み２進カウンタ３、書き込みアドレス（ＷＡ）ｆを発
生する書き込み側ｎ進カウンタ４、書き込みクロックａ
とデュアルポート書き込みクロックｅとの和をとる論理
和回路５を有する。
ファメモリー占有量検出回路は、バッファメモリー（デ
ュアルポートメモリー）１、書き込みクロック（ＣＬ
Ｋ）ａのクロック周波数を２倍に逓倍する書き込み側逓
倍回路２、２倍速書き込みクロックｃを２分周する書き
込み２進カウンタ３、書き込みアドレス（ＷＡ）ｆを発
生する書き込み側ｎ進カウンタ４、書き込みクロックａ
とデュアルポート書き込みクロックｅとの和をとる論理
和回路５を有する。
【００１８】更に、読み出しクロックｂのクロック周波
数を２倍に逓倍する読み出し側逓倍回路６、２倍速読み
出しクロックｄを２分周する読み出し２進カウンタ７、
読み出しアドレスｈを発生する読み出し側ｎ進カウンタ
８、書き込みアドレスｆをラッチする書き込みアドレス
レジスタ９、読み出しアドレスｈをラッチする読み出し
アドレスレジスタ１０、アドレスｉ，ｊを減算する減算
回路１１を有している。
数を２倍に逓倍する読み出し側逓倍回路６、２倍速読み
出しクロックｄを２分周する読み出し２進カウンタ７、
読み出しアドレスｈを発生する読み出し側ｎ進カウンタ
８、書き込みアドレスｆをラッチする書き込みアドレス
レジスタ９、読み出しアドレスｈをラッチする読み出し
アドレスレジスタ１０、アドレスｉ，ｊを減算する減算
回路１１を有している。
【００１９】本発明の実施例の動作を述べる。バースト
状に発生する入力データ（ＷＤ）ｌの書き込みクロック
と、出力データ（ＲＤ）ｍの読み出しクロックとにて、
読み書き可能なデュアルポートメモリー（素子）１にお
いて、メモリー内に読み出されずに残っているデータ量
を示すバッファメモリー占有量ｋを次のように検出す
る。
状に発生する入力データ（ＷＤ）ｌの書き込みクロック
と、出力データ（ＲＤ）ｍの読み出しクロックとにて、
読み書き可能なデュアルポートメモリー（素子）１にお
いて、メモリー内に読み出されずに残っているデータ量
を示すバッファメモリー占有量ｋを次のように検出す
る。
【００２０】すなわち、書き込みクロックａは書き込み
側逓倍回路２により、クロック周波数を２倍にされ、２
倍速書き込みクロックｃを出力する。書き込み２進カウ
ンタ３は２倍速書き込みクロックｃを２分周し、デュア
ルポートメモリー書き込みクロックｅを出力する。書き
込み側ｎ進カウンタ４はデュアルポートメモリー書き込
みクロック（ＷＣＬＫ）ｅと書き込みクロックａとの和
５をクロックイネーブル信号（Ｅｎ）ｅ’として、２倍
速書き込みクロックｃによりカウントしてデュアルポー
トメモリー１の書き込みアドレス（ＷＡ）ｆを生成す
る。
側逓倍回路２により、クロック周波数を２倍にされ、２
倍速書き込みクロックｃを出力する。書き込み２進カウ
ンタ３は２倍速書き込みクロックｃを２分周し、デュア
ルポートメモリー書き込みクロックｅを出力する。書き
込み側ｎ進カウンタ４はデュアルポートメモリー書き込
みクロック（ＷＣＬＫ）ｅと書き込みクロックａとの和
５をクロックイネーブル信号（Ｅｎ）ｅ’として、２倍
速書き込みクロックｃによりカウントしてデュアルポー
トメモリー１の書き込みアドレス（ＷＡ）ｆを生成す
る。
【００２１】読み出し側逓倍回路６は読み出しクロック
ｂを入力し、クロック周波数を２倍にして２倍速読み出
しクロックｄを出力する。読み出し２進カウンタ７は２
倍速読み出しクロックｄを２分周してデュアルポートメ
モリー読み出しクロック（ＲＣＬＫ）ｇを出力する。読
み出し側ｎ進カウンタ８はデュアルポートメモリー読み
出しクロックｇをクロックイネーブル信号として、２倍
速読み出しクロックｄによりカウントして読み出しアド
レス（ＲＡ）ｈを生成する。
ｂを入力し、クロック周波数を２倍にして２倍速読み出
しクロックｄを出力する。読み出し２進カウンタ７は２
倍速読み出しクロックｄを２分周してデュアルポートメ
モリー読み出しクロック（ＲＣＬＫ）ｇを出力する。読
み出し側ｎ進カウンタ８はデュアルポートメモリー読み
出しクロックｇをクロックイネーブル信号として、２倍
速読み出しクロックｄによりカウントして読み出しアド
レス（ＲＡ）ｈを生成する。
【００２２】書き込みアドレスレジスタ９はデュアルポ
ートメモリー書き込みクロックｅをイネーブル信号と
し、２倍速書き込みクロックｃにより、書き込みアドレ
スｆをラッチする。読み出しアドレスレジスタ１０はデ
ュアルポートメモリー読み出しクロックｇをクロックイ
ネーブル信号として、２倍速書き込みクロックｃによ
り、読み出しアドレスｈをラッチして読み出しアドレス
ｈを書き込み側のクロックに乗せ換えている。
ートメモリー書き込みクロックｅをイネーブル信号と
し、２倍速書き込みクロックｃにより、書き込みアドレ
スｆをラッチする。読み出しアドレスレジスタ１０はデ
ュアルポートメモリー読み出しクロックｇをクロックイ
ネーブル信号として、２倍速書き込みクロックｃによ
り、読み出しアドレスｈをラッチして読み出しアドレス
ｈを書き込み側のクロックに乗せ換えている。
【００２３】減算回路１１は書き込みアドレスレジスタ
９の出力である書き込みアドレスｉから、読み出しアド
レスレジスタ１０の出力である書き込みクロックａに乗
せ換えられた読み出しアドレスｊを減算することによっ
て、１バイト精度でバッファメモリー占有量ｋを検出す
る。
９の出力である書き込みアドレスｉから、読み出しアド
レスレジスタ１０の出力である書き込みクロックａに乗
せ換えられた読み出しアドレスｊを減算することによっ
て、１バイト精度でバッファメモリー占有量ｋを検出す
る。
【００２４】図２は図１の本発明の実施例のタイミング
関係を示し、図３はグラフ化したバッファメモリー占有
量ｋの出力結果であって、図４は図５に示す従来回路の
検出結果（図中の一点鎖線は、従来回路の検出結果を示
す）との比較結果を示す。すなわち、従来回路と比べて
本発明の実施例の検出精度が、高くなっていることがわ
かる。図中に示すとおり本発明の実施例は、１バイト精
度の占有量が検出可能となる。
関係を示し、図３はグラフ化したバッファメモリー占有
量ｋの出力結果であって、図４は図５に示す従来回路の
検出結果（図中の一点鎖線は、従来回路の検出結果を示
す）との比較結果を示す。すなわち、従来回路と比べて
本発明の実施例の検出精度が、高くなっていることがわ
かる。図中に示すとおり本発明の実施例は、１バイト精
度の占有量が検出可能となる。
【００２５】
【発明の効果】以上説明したように本発明によれば、デ
ュアルポートメモリーの書き込みクロックと読み出しク
ロックとの周波数を夫々２倍にする逓倍回路を設け、書
き込みクロックの２倍の周波数のクロックにて、読み出
し側メモリアドレスを乗せ換えてメモリーアドレスのＬ
ＳＢのビットまで検出可能としたため、バッファメモリ
ー占有量の検出精度が１バイト単位で可能となるという
効果がある。
ュアルポートメモリーの書き込みクロックと読み出しク
ロックとの周波数を夫々２倍にする逓倍回路を設け、書
き込みクロックの２倍の周波数のクロックにて、読み出
し側メモリアドレスを乗せ換えてメモリーアドレスのＬ
ＳＢのビットまで検出可能としたため、バッファメモリ
ー占有量の検出精度が１バイト単位で可能となるという
効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のタイミング図である。
【図３】本発明の実施例の出力結果説明図である。
【図４】本発明の実施例と従来回路との出力結果比較説
明図である。
明図である。
【図５】従来のバッファメモリー占有量検出回路のブロ
ック図である。
ック図である。
【図６】従来のバッファメモリー占有量検出回路のタイ
ミング図である。
ミング図である。
【図７】従来のバッファメモリー占有量検出回路の出力
結果説明図である。
結果説明図である。
【図８】クロック乗せ換え動作詳細図である。
１ デュアルポートメモリー ２，６ ２逓倍回路 ３，７ ２分周回路 ４，８ ｎ進カウンタ ９，１０ アドレスレジスタ １１ 減算回路
Claims (4)
- 【請求項１】 バースト状に発生する入力データを書き
込みクロックにより書き込み、一定速度の読み出しクロ
ックによって読み出す読み書き可能なバッファメモリー
において、前記バッファメモリー内に残っているデータ
量を示すバッファメモリー占有量を、書き込み及び読み
出しアドレス信号を書き込み及び読み出しアドレスレジ
スタにそれぞれ格納し、前記書き込み及び読み出しアド
レスレジスタにそれぞれ格納された前記書き込み及び読
み出しアドレス信号を減算することにより検出するバッ
ファメモリー占有量検出回路であって、 前記書き込みクロックを２逓倍し書き込みアドレスカウ
ンタの２逓倍書き込みクロックとする書き込みクロック
２逓倍手段と、 前記読み出しクロックを２逓倍し読み出しアドレスカウ
ンタの２逓倍読みだしクロックとする読み出しクロック
２逓倍手段と、 前記２逓倍書き込みクロックを前記書き込みアドレスレ
ジスタのクロックとし、前記２逓倍書き込みクロックを
前記読み出しアドレスレジスタのクロックとして前記読
み出しアドレス信号を書き込み側のクロックに乗せ換え
る手段と、を含むことを特徴とするバッファメモリー占
有量検出回路。 - 【請求項２】 前記２逓倍書き込み及び読み出しクロッ
クをそれぞれ２分周して前記書き込み及び読み出しクロ
ックとするようにしたことを特徴とする請求項１記載の
バッファメモリー占有量検出回路。 - 【請求項３】 前記書き込み及び読み出しクロックをそ
れぞれ前記書き込み及び読み出しアドレスレジスタのイ
ネーブル信号とすることを特徴とする請求項１あるいは
２記載のバッファメモリー占有量検出回路。 - 【請求項４】 前記バッファメモリーがデュアルポート
メモリー素子であることを特徴とする請求項１〜３いず
か記載のバッファメモリー占有量検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30416097A JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30416097A JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11143682A true JPH11143682A (ja) | 1999-05-28 |
| JP3626584B2 JP3626584B2 (ja) | 2005-03-09 |
Family
ID=17929788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30416097A Expired - Fee Related JP3626584B2 (ja) | 1997-11-06 | 1997-11-06 | バッファメモリー占有量検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3626584B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007312074A (ja) * | 2006-05-18 | 2007-11-29 | Nippon Telegr & Teleph Corp <Ntt> | 送信ビットレートに同期したビットレートの推定方法、同期クロック生成方法及びデータ受信装置 |
-
1997
- 1997-11-06 JP JP30416097A patent/JP3626584B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007312074A (ja) * | 2006-05-18 | 2007-11-29 | Nippon Telegr & Teleph Corp <Ntt> | 送信ビットレートに同期したビットレートの推定方法、同期クロック生成方法及びデータ受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3626584B2 (ja) | 2005-03-09 |
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| A977 | Report on retrieval |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent (=grant) or registration of utility model |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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| FPAY | Renewal fee payment (prs date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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