JPH0520212A - デユアルポートｒａｍを用いる制御回路 - Google Patents
デユアルポートｒａｍを用いる制御回路Info
- Publication number
- JPH0520212A JPH0520212A JP3197185A JP19718591A JPH0520212A JP H0520212 A JPH0520212 A JP H0520212A JP 3197185 A JP3197185 A JP 3197185A JP 19718591 A JP19718591 A JP 19718591A JP H0520212 A JPH0520212 A JP H0520212A
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- JP
- Japan
- Prior art keywords
- cpu
- port
- dpram
- control circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 ＤＰＲＡＭの一方にウェイト機能を持たない
ＣＰＵを接続した場合の、ＤＰＲＡＭ同時アクセスによ
る異常を検出して誤動作を未然に防止すること。 【構成】 ＤＰＲＡＭからウェイト機能を持たないＣＰ
Ｕに向けて出力されるＢＵＳＹ信号を受けて、このＣＰ
ＵによるＤＰＲＡＭのアクセスを禁止するエラー信号を
出力する異常検出回路４を設けた。
ＣＰＵを接続した場合の、ＤＰＲＡＭ同時アクセスによ
る異常を検出して誤動作を未然に防止すること。 【構成】 ＤＰＲＡＭからウェイト機能を持たないＣＰ
Ｕに向けて出力されるＢＵＳＹ信号を受けて、このＣＰ
ＵによるＤＰＲＡＭのアクセスを禁止するエラー信号を
出力する異常検出回路４を設けた。
Description
【０００１】
【産業上の利用分野】本発明は、両側のポートからメモ
リのどの番地に対しても独立して非同期に読み出し、書
き込み動作が可能なデュアルポートＲＡＭ（以下、ＤＰ
ＲＡＭという）を用いる制御回路に関する。
リのどの番地に対しても独立して非同期に読み出し、書
き込み動作が可能なデュアルポートＲＡＭ（以下、ＤＰ
ＲＡＭという）を用いる制御回路に関する。
【０００２】
【従来の技術】一般に、ＤＰＲＡＭの両側のポートには
それぞれウェイト機能を有するＣＰＵを接続して、１つ
の制御回路（システム）を構築することが行われてい
る。
それぞれウェイト機能を有するＣＰＵを接続して、１つ
の制御回路（システム）を構築することが行われてい
る。
【０００３】このような制御回路において、２つのポー
トからメモリの同一番地が選択された場合の動作を考え
ると、両ポートが読み出しモードで動作している場合は
問題ないが、一方のポートが書き込みモードで動作する
場合は、書き込みによって読み出し動作中の逆ポートの
読み出しデータが途中で変化する可能性がある。
トからメモリの同一番地が選択された場合の動作を考え
ると、両ポートが読み出しモードで動作している場合は
問題ないが、一方のポートが書き込みモードで動作する
場合は、書き込みによって読み出し動作中の逆ポートの
読み出しデータが途中で変化する可能性がある。
【０００４】また、両ポートとも書き込み動作の場合
は、互いに逆データを書き込んでメモリの内容が不定と
なる可能性があり、この場合も問題となる。
は、互いに逆データを書き込んでメモリの内容が不定と
なる可能性があり、この場合も問題となる。
【０００５】このような背景から、両ポートが読み出し
及び書き込みのどちらのモードで動作しているかには係
わりなく、後着側ポートのＢＵＳＹ（ビジー）端子から
対応するＣＰＵのウェイト端子にＢＵＳＹ信号を送り、
ＢＵＳＹ信号がオフになるまで、言い換えるとＤＰＲＡ
ＭをアクセスしているＣＰＵのアクセス動作が終了する
まで、後着側のＣＰＵからのアクセス動作を禁止するよ
うに制御するＤＰＲＡＭが既に提案されている。
及び書き込みのどちらのモードで動作しているかには係
わりなく、後着側ポートのＢＵＳＹ（ビジー）端子から
対応するＣＰＵのウェイト端子にＢＵＳＹ信号を送り、
ＢＵＳＹ信号がオフになるまで、言い換えるとＤＰＲＡ
ＭをアクセスしているＣＰＵのアクセス動作が終了する
まで、後着側のＣＰＵからのアクセス動作を禁止するよ
うに制御するＤＰＲＡＭが既に提案されている。
【０００６】この場合、両ＣＰＵ共に、ウェイト端子
（ポート）を有し、ウェイト機能が果たされるようにな
っているから上記の制御が可能な訳であるが、回路によ
ってはＣＰＵの汎用性を広げたり、低コスト化を図るた
め、一方をウェイト機能を持たないＣＰＵとする場合も
ある。
（ポート）を有し、ウェイト機能が果たされるようにな
っているから上記の制御が可能な訳であるが、回路によ
ってはＣＰＵの汎用性を広げたり、低コスト化を図るた
め、一方をウェイト機能を持たないＣＰＵとする場合も
ある。
【０００７】
【発明が解決しようとする課題】上記のように、一方の
ＣＰＵをウェイト機能付き、他方のＣＰＵをウェイト機
能無しとした場合、２つのポートからメモリの同一番地
が選択され、かつ、ウェイト機能を持たないＣＰＵが後
着の時は、前述のような不都合を生じることになる。
ＣＰＵをウェイト機能付き、他方のＣＰＵをウェイト機
能無しとした場合、２つのポートからメモリの同一番地
が選択され、かつ、ウェイト機能を持たないＣＰＵが後
着の時は、前述のような不都合を生じることになる。
【０００８】本発明は、ＤＰＲＡＭの２つのポートに接
続されるＣＰＵのうち、一方をウェイト機能を持たない
ものとした場合の、ＤＰＲＡＭ同時アクセスによる異常
を検出して、誤動作を未然に防止することができるＤＰ
ＲＡＭを用いる制御回路を提供することを目的とする。
続されるＣＰＵのうち、一方をウェイト機能を持たない
ものとした場合の、ＤＰＲＡＭ同時アクセスによる異常
を検出して、誤動作を未然に防止することができるＤＰ
ＲＡＭを用いる制御回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、ウェイト機能を持たない第２のＣＰ
Ｕに対して出力されるＤＰＲＡＭからのＢＵＳＹ信号
と、ＤＰＲＡＭをアクセスしている第１及び第２のＣＰ
Ｕからのアドレスラッチ信号とからエラー信号を生成
し、このエラー信号を第２のＣＰＵに出力して、第２の
ＣＰＵによるアクセスを禁止させる異常検出回路を設け
たことを特徴としている。
めに、本発明では、ウェイト機能を持たない第２のＣＰ
Ｕに対して出力されるＤＰＲＡＭからのＢＵＳＹ信号
と、ＤＰＲＡＭをアクセスしている第１及び第２のＣＰ
Ｕからのアドレスラッチ信号とからエラー信号を生成
し、このエラー信号を第２のＣＰＵに出力して、第２の
ＣＰＵによるアクセスを禁止させる異常検出回路を設け
たことを特徴としている。
【００１０】
【作用】ＤＰＲＡＭからのＢＵＳＹ信号は、異常検出回
路を構成する（第１の負論理入力）アンドゲートの一方
に入力される。
路を構成する（第１の負論理入力）アンドゲートの一方
に入力される。
【００１１】一方、この（第１の負論理入力）アンドゲ
ートの他方の入力端子に出力端子を接続した、異常検出
回路を構成する（第２の負論理入出力）アンドゲートの
各入力端子には第１と第２のＣＰＵのそれぞれのアドレ
スラッチ信号が入力される。
ートの他方の入力端子に出力端子を接続した、異常検出
回路を構成する（第２の負論理入出力）アンドゲートの
各入力端子には第１と第２のＣＰＵのそれぞれのアドレ
スラッチ信号が入力される。
【００１２】そして、前記（第１の負論理入力）アンド
ゲートの出力は、異常検出回路を構成するＤフリップフ
ロップのＣＫ端子に入力され、Ｑ出力よりエラー信号が
出力される。このエラー信号が第２のＣＰＵに取り込ま
れると、第２のＣＰＵはＤＰＲＡＭへのアクセスを禁止
する。
ゲートの出力は、異常検出回路を構成するＤフリップフ
ロップのＣＫ端子に入力され、Ｑ出力よりエラー信号が
出力される。このエラー信号が第２のＣＰＵに取り込ま
れると、第２のＣＰＵはＤＰＲＡＭへのアクセスを禁止
する。
【００１３】
【実施例】以下、本発明の実施例を図面に基づき説明す
る。
る。
【００１４】図１は、本発明の実施例に係るＤＰＲＡＭ
を用いる制御回路の構成図であり、１はウェイト機能を
有する第１のＣＰＵ、２はウェイト機能を持たない第２
のＣＰＵ、３は両側に、各ＣＰＵ１，２のポートに接続
されるポートを持つＤＰＲＡＭ、４は異常検出回路であ
る。
を用いる制御回路の構成図であり、１はウェイト機能を
有する第１のＣＰＵ、２はウェイト機能を持たない第２
のＣＰＵ、３は両側に、各ＣＰＵ１，２のポートに接続
されるポートを持つＤＰＲＡＭ、４は異常検出回路であ
る。
【００１５】異常検出回路４は、負論理入出力アンドゲ
ート４１と、この負論理入出力アンドゲート４１の出力
端子が一方の入力端子と接続される負論理入力アンドゲ
ート４２と、この負論理入力アンドゲートの出力端子が
ＣＫ端子に接続されるＤフリップフロップ４３と、この
Ｄフリップフロップ４３のＣＬＲ端子をリセット及びク
リアするための信号を送出する負論理入出力オアゲート
４４とから構成されている。
ート４１と、この負論理入出力アンドゲート４１の出力
端子が一方の入力端子と接続される負論理入力アンドゲ
ート４２と、この負論理入力アンドゲートの出力端子が
ＣＫ端子に接続されるＤフリップフロップ４３と、この
Ｄフリップフロップ４３のＣＬＲ端子をリセット及びク
リアするための信号を送出する負論理入出力オアゲート
４４とから構成されている。
【００１６】図１において、（１）ないし（１２）は各
部の信号であり、図２はそのタイミングチャートを示し
ているが、ここでＤＰＲＡＭ３の同一アドレスを第１の
ＣＰＵ１、第２のＣＰＵ２の双方からアクセスし、か
つ、第２のＣＰＵ２が後着だった場合は、ＤＰＲＡＭ３
のＢＵＳＹ端子からＢＵＳＹ信号（１０）が本来第２の
ＣＰＵ２に出力されるのであるが、第２のＣＰＵ２はウ
ェイト端子を持っていないので、本実施例では異常検出
回路４の負論理入力アンドゲート４２のもう一方の入力
端子に入力させている。
部の信号であり、図２はそのタイミングチャートを示し
ているが、ここでＤＰＲＡＭ３の同一アドレスを第１の
ＣＰＵ１、第２のＣＰＵ２の双方からアクセスし、か
つ、第２のＣＰＵ２が後着だった場合は、ＤＰＲＡＭ３
のＢＵＳＹ端子からＢＵＳＹ信号（１０）が本来第２の
ＣＰＵ２に出力されるのであるが、第２のＣＰＵ２はウ
ェイト端子を持っていないので、本実施例では異常検出
回路４の負論理入力アンドゲート４２のもう一方の入力
端子に入力させている。
【００１７】一方、第１のＣＰＵ１のアドレスラッチ出
力（４）と第２のＣＰＵ２のアドレスラッチ出力（９）
との論理積が負論理入出力アンドゲート４１でとられ、
この出力が負論理入力アンドゲート４２の一方の入力端
子に入力される。
力（４）と第２のＣＰＵ２のアドレスラッチ出力（９）
との論理積が負論理入出力アンドゲート４１でとられ、
この出力が負論理入力アンドゲート４２の一方の入力端
子に入力される。
【００１８】両者の論理積による出力信号（１１）は図
２の（１１）のようになり、これがＤフリップフロップ
４３のＣＫ端子に入力されると、Ｑ出力からはエラー信
号（１２）が出力され、第２のＣＰＵ２に取り込まれ
る。
２の（１１）のようになり、これがＤフリップフロップ
４３のＣＫ端子に入力されると、Ｑ出力からはエラー信
号（１２）が出力され、第２のＣＰＵ２に取り込まれ
る。
【００１９】第２のＣＰＵ２は、このエラー信号（１
２）によつて、ＤＰＲＡＭ３へのアクセスが禁止され、
また、ＢＵＳＹ信号（１０）がオフとなって始めて、ア
クセスが可能となる。
２）によつて、ＤＰＲＡＭ３へのアクセスが禁止され、
また、ＢＵＳＹ信号（１０）がオフとなって始めて、ア
クセスが可能となる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
ウェイト機能を持たないＣＰＵをＤＰＲＡＭの一方のポ
ートに接続した場合でも、このＣＰＵへのＢＵＳＹ信号
を受けて、異常検出を行い、このＣＰＵによるＤＰＲＡ
Ｍのアクセスを禁止する異常検出回路を設けたから、Ｄ
ＰＲＡＭの同時アクセス時に発生するトラブル（読み出
しデータが途中で変化するトラブルや、書き込みデータ
の内容が不定になるトラブル）を未然に防止し、誤動作
のない制御を行うことができる。
ウェイト機能を持たないＣＰＵをＤＰＲＡＭの一方のポ
ートに接続した場合でも、このＣＰＵへのＢＵＳＹ信号
を受けて、異常検出を行い、このＣＰＵによるＤＰＲＡ
Ｍのアクセスを禁止する異常検出回路を設けたから、Ｄ
ＰＲＡＭの同時アクセス時に発生するトラブル（読み出
しデータが途中で変化するトラブルや、書き込みデータ
の内容が不定になるトラブル）を未然に防止し、誤動作
のない制御を行うことができる。
【図１】本発明の実施例に係るＤＰＲＡＭを用いる制御
回路の全体構成図である。
回路の全体構成図である。
【図２】図１に示す回路の各部の信号波形のタイミング
チャートである。
チャートである。
１ 第１のＣＰＵ
２ 第２のＣＰＵ
３ ＤＰＲＡＭ
４ 異常検出回路
４１ 負論理入出力アンドゲート
４２ 負論理入力アンドゲート
４３ Ｄフリップフロップ
Claims (2)
- 【請求項１】 デュアルポートＲＡＭの一方のポートに
ウェイト機能付きの第１のＣＰＵを接続し、他方のポー
トにウェイト機能を持たない第２のＣＰＵを接続した制
御回路において、 前記第１のＣＰＵから前記デュアルポートＲＡＭを一方
のポートを介してアクセスする場合、他方のポートから
出力されるビジー信号と、前記第１および第２のＣＰＵ
のアドレスラッチポート端子から出力されるアドレスラ
ッチ信号とを取り込んで、エラー信号を生成し、前記第
２のＣＰＵに出力してこの第２のＣＰＵによるデュアル
ポートＲＡＭのアクセスを禁止する異常検出回路を設け
たことを特徴とするデュアルポートＲＡＭを用いる制御
回路。 - 【請求項２】 前記異常検出回路を複数の論理ゲートと
フリップフロップとで構成したことを特徴とする請求項
１記載のデュアルポートＲＡＭを用いる制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197185A JPH0520212A (ja) | 1991-07-11 | 1991-07-11 | デユアルポートｒａｍを用いる制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197185A JPH0520212A (ja) | 1991-07-11 | 1991-07-11 | デユアルポートｒａｍを用いる制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520212A true JPH0520212A (ja) | 1993-01-29 |
Family
ID=16370221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197185A Pending JPH0520212A (ja) | 1991-07-11 | 1991-07-11 | デユアルポートｒａｍを用いる制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520212A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258291A (ja) * | 1988-04-07 | 1989-10-16 | Toshiba Corp | デュアルポートメモリのアクセス制御装置 |
| JPH0290260A (ja) * | 1988-09-27 | 1990-03-29 | Fujitsu Ltd | デュアルポートメモリの非同期アクセス方式 |
| JPH03127162A (ja) * | 1989-10-12 | 1991-05-30 | Yaskawa Electric Mfg Co Ltd | Ｃｐｕの共有メモリのアクセス方法 |
-
1991
- 1991-07-11 JP JP3197185A patent/JPH0520212A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01258291A (ja) * | 1988-04-07 | 1989-10-16 | Toshiba Corp | デュアルポートメモリのアクセス制御装置 |
| JPH0290260A (ja) * | 1988-09-27 | 1990-03-29 | Fujitsu Ltd | デュアルポートメモリの非同期アクセス方式 |
| JPH03127162A (ja) * | 1989-10-12 | 1991-05-30 | Yaskawa Electric Mfg Co Ltd | Ｃｐｕの共有メモリのアクセス方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100720663B1 (ko) * | 2005-08-03 | 2007-05-21 | 경북대학교 산학협력단 | 듀얼포트램 동기화 장치 및 상기 장치를 사용하는 마이크로프로세서 |
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