JPH0831064B2 - メモリ診断回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はパラレル信号を記憶するとともにパリテイ信
号も記憶し、パラレル信号の読出しに際し、同時に読出
したパリテイ信号によりパリテイチエツクを行うメモリ
回路の診断回路に関する。

（従来の技術） 第３図は従来のメモリ診断回路の一例を示す回路図で
ある。

パラレル入力信号はメモリ回路11に記憶されるととも
にパリテイ演算回路10で演算され、規則に従いパリテイ
信号１ビツトが追加される。

パリテイ演算回路10のパリテイ信号はメモリ回路11に
記憶される。

メモリ回路11から読出されるパラレル出力信号はパリ
テイエラー検出回路12に入力され、パリテイ演算がなさ
れる。パリテイエラー検出回路12はこのパリテイ演算結
果とメモリ回路11から読出されるパリテイ信号とを比較
し、メモリ回路11での誤りの検出をしている。

（発明が解決しようとする課題） さて、この従来のメモリ診断回路はメモリの書込み側
の回路が停止した場合、誤りを検出できないという欠点
があつた。

本発明の目的は上記欠点を解決するもので、メモリの
書込み側の回路が停止した場合のメモリ回路での誤りを
検出できるメモリ診断回路を提供することにある。

（課題を解決するための手段） 前記目的を達成するために本発明によるメモリ診断回
路は、Ｎ本のパラレル信号をそれぞれ入力し、Ｎ個の信
号にそれぞれ異なる遅延量を与えるＮ個の第１のシフト
レジスタ回路と、前記Ｎ個の第１のシフトレジスタ回路
出力をパリティ演算するパリティ演算回路と、前記Ｎ個
のパラレル入力信号と前記パリティ演算回路出力とを入
力し、前記Ｎ個のパラレル入力信号を同一順かつ連続的
に書込み、読出しを行うメモリ回路と、前記メモリ回路
から読出したＮ本のパラレル出力信号を入力し、このＮ
個の信号にそれぞれ第１のシフトレジスタ回路で与えら
れた遅延量と同じ遅延量を与えるＮ個の第２のシフトレ
ジスタ回路と、前記Ｎ個の第２のシフトレジスタ回路出
力をパリティ演算し、このパリティ演算した信号と前記
メモリ回路から読出したパリティ信号とを比較し、エラ
ーを検出するパリティエラー検出回路とから構成してあ
る。

（実施例） 以下、図面を参照して本発明をさらに詳しく説明す
る。

第１図は本発明によるメモリ診断回路の実施例を示す
回路図である。本実施例はデータの書込み、読出しが連
続的に行われている状態での動作を示している。

Ｎ本のパラレル入力信号はそれぞれあらかじめ決めら
れたビツト数だけ第１のシフトレジスタ回路１、２で遅
延させられる。そして、パリテイ演算回路３は第１のシ
フトレジスタ回路１、２のＮ個のそれぞれ異なる遅延量
を持つ出力のパリテイ演算を行い、その演算結果はメモ
リ回路４に記憶される。

メモリ回路４から読出されるＮ本のパラレル出力信号
は入力側と同じ規則で第２のシフトレジスタ回路５、６
で遅延させられ、パリテイ演算される。パリテイエラー
検出回路７はこのパリティ演算結果と、メモリ回路４か
らのパリテイ信号との比較を行い、誤りがあるか否かを
判断する。

パリテイ演算は奇数パリテイ、偶数パリテイ、奇偶数
交番パリテイが用いられる。

第２図は３本のパラレル信号が入力する場合のタイミ
ングチヤートである。

３本のパラレル信号20〜22が入力されると、３本のパ
ラレル入力信号はそれぞれ第１のシフトレジスタ回路
１、２に入力され、パラレル入力信号（Ａ）20は２ビツ
ト分、パラレル信号（Ｂ）21は１ビツト分、パラレル信
号（Ｃ）22は０ビツトの遅延がかけられる。そしてパリ
テイ演算（ＡとＢとＣのパリテイ演算）がなされ、メモ
リ回路４を通つてパリテイ信号23が出力される。メモリ
回路４から読出されるパラレル信号は第２のシフトレジ
スタ回路５、６で入力側と同様の遅延が与えられ、パリ
テイエラー検出回路７でパリテイ演算がなされ、メモリ
回路４からのパリテイ信号23と比較される。

以上によりメモリ回路４の故障および入力側つまり書
込み側が停止した場合も、パリティエラーとして検出さ
れることになる。

データの書込み、読出しの開始時においては、データ
の誤りが発生する可能性があるが、連続的にデータの読
み書きが行われている定常状態では監視が可能である。

（発明の効果） 以上説明したように、本発明はメモリ回路の動作チエ
ツクのためＮ本のパラレル入力信号のそれぞれの信号に
重なる量の遅延をかけて時間的にずらしパリテイ演算を
行い、パリテイ演算結果をメモリ回路を通過させること
により、メモリ回路の入力側、つまり書込み側の回路が
停止した場合もエラーを検出することができる。

【図面の簡単な説明】

第１図は本発明によるメモリ診断回路の実施例を示す回
路図、第２図は本発明回路および従来回路の動作を説明
するためのタイミングチヤート、第３図は従来のメモリ
診断回路の例を示す図である。 １、２……第１のシフトレジスタ回路 ３、10……パリテイ演算回路 ４、11……メモリ回路 ５、６……第２のシフトレジスタ回路 ７、12……パリテイエラー検出回路 20……パラレル入力信号Ａ 21……パラレル入力信号Ｂ 22……パラレル入力信号Ｃ 23……パリテイ信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】Ｎ本のパラレル信号をそれぞれ入力し、Ｎ
   個の信号にそれぞれ異なる遅延量を与えるＮ個の第１の
   シフトレジスタ回路と、 前記Ｎ個の第１のシフトレジスタ回路出力をパリティ演
   算するパリティ演算回路と、 前記Ｎ個のパラレル入力信号と前記パリティ演算回路出
   力とを入力し、前記Ｎ個のパラレル入力信号を同一順か
   つ連続的に書込み，読出しを行うメモリ回路と、 前記メモリ回路から読出したＮ本のパラレル出力信号を
   入力し、このＮ個の信号にそれぞれ第１のシフトレジス
   タ回路で与えられた遅延量と同じ遅延量を与えるＮ個の
   第２のシフトレジスタ回路と 前記Ｎ個の第２のシフトレジスタ回路出力をパリティ演
   算し、このパリティ演算した信号と前記メモリ回路から
   読出したパリティ信号とを比較し、エラーを検出するパ
   リティエラー検出回路と から構成したことを特徴とするメモリ診断回路。