JPH05206128A - 半導体装置における金属層間絶縁膜の形成方法 - Google Patents

半導体装置における金属層間絶縁膜の形成方法

Info

Publication number
JPH05206128A
JPH05206128A JP4271888A JP27188892A JPH05206128A JP H05206128 A JPH05206128 A JP H05206128A JP 4271888 A JP4271888 A JP 4271888A JP 27188892 A JP27188892 A JP 27188892A JP H05206128 A JPH05206128 A JP H05206128A
Authority
JP
Japan
Prior art keywords
insulating film
forming
teos
usg
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4271888A
Other languages
English (en)
Other versions
JPH0777219B2 (ja
Inventor
Changgyu Kim
昶圭 金
Ji-Hyun Choi
志鉉 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH05206128A publication Critical patent/JPH05206128A/ja
Publication of JPH0777219B2 publication Critical patent/JPH0777219B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6502—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials
    • H10P14/6506—Formation of intermediate materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/06—Planarisation of inorganic insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/075—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers of multilayered thin functional dielectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/092—Manufacture or treatment of dielectric parts thereof by smoothing the dielectric parts

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【目的】半導体装置において、ボイドや亀裂が少なく平
坦度が優秀な金属層間絶縁膜を形成できるような方法の
提供。 【構成】下側金属層２３を所定のパターンで形成後、第
１及び第２絶縁膜２５、２７を順次形成すると共に、第
１絶縁膜の表面が露出するまで第２絶縁膜をエッチバッ
クし、残留する第２絶縁膜からなるスペーサ２７を第１
絶縁膜側壁に形成するか、あるいは凹部領域に残留する
マスク材をマスクとして第２絶縁膜の露出部分を除去す
ることにより凸部頂部に第１絶縁膜が露出し凹部領域に
は第２絶縁膜が露出する状態とした後、第１絶縁膜上よ
りも第２絶縁膜上での成長速度が速い第３絶縁膜を形成
することによって、平坦度が高くしかもボイドや亀裂が
少ない金属層間絶縁膜を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関するもので、特に高度な平坦度をもつ金属層間絶縁膜
を形成する方法に関するものである。
【０００２】
【従来の技術】最近の半導体装置の高集積化に伴う導電
用配線の多層化により、金属層間の絶縁膜平坦化が重要
な問題になってきている。一般に多層配線構造を有する
半導体装置においては、金属層間絶縁膜を平坦化するた
めの方法として、液体塗布型のスピンオンガラス(Spin
on glass) 工程、エッチバック工程、ポリイミド使用に
よる樹脂絶縁法等が用いられている。しかし、導電線間
の段差が大きくしかも導電線間の間隔がサブミクロン単
位にまで狭くなる場合には、平坦化工程時に導電線間に
形成される絶縁膜にボイド（内孔）が発生したり、また
絶縁膜の材質によっては絶縁膜に亀裂が発生したりする
という問題点があった。
【０００３】図４のＡ〜Ｄはスピンオンガラス複合工程
を利用して金属層間導電線間の絶縁膜を平坦化する従来
の工程を表す製造工程図である。ここでは、多数の下部
導電線３が既に形成された半導体基板から出発し、トラ
ンジスタ、キャパシタ等の製造工程は省略した。
【０００４】図４のＡにおいて、所定の導電形の半導体
基板（図示せず）の上にＢＰＳＧ(Boro −Phospho − S
ilicate Glass)からなる層間絶縁膜１と下部配線になる
第１金属層３を形成し、更にその上面に酸化膜からなる
第１絶縁膜５を沈積する。図４のＢにおいて 、第１絶
縁膜５の上面にスピンオンガラスからなる第２絶縁膜７
を２回ないし３回塗布し熱処理する。図４のＣにおい
て、金属層３の上面の絶縁膜５の表面が露出するまでス
ピンオンガラス膜７を平面状にエッチバックする。図４
のＤにおいて、下部配線である第１金属層３と、この上
に形成される上部配線になる第２金属層（図示せず）と
の間の緩衝材とするための第３絶縁膜９を沈積した後、
その表面を平坦化するエッチバック工程を行う。
【０００５】このように、図４のＢ〜図４のＤに示すス
ピンオンガラス複合工程を利用して平坦化を実施する場
合、スピンオンガラス膜は強度に欠けるため亀裂を生じ
易く、膜質の緻密度が低いのでボイドも多く、半導体装
置の信頼性を確保できない問題点があった。
【０００６】
【発明が解決しようとする課題】したがって、本発明の
目的は、半導体装置における金属層間絶縁膜を形成する
について、ボイドが少ない金属層間絶縁膜の形成方法を
提供することにある。本発明の他の目的は、半導体装置
における金属層間絶縁膜の形成について、亀裂を生じに
くく平坦度が優秀な金属層間絶縁膜の形成方法を提供す
ることにある。
【０００７】
【課題を解決するための手段】このような目的を達成す
るために本発明は、基板上の凹凸パターンに応じてそれ
ぞれに異なる絶縁膜が露出する状態に処理した後、これ
らの異なる絶縁膜上にＯ3 −ＴＥＯＳ ＵＳＧ（Ｏ3
Tetra Ethyl Ortho Silicate Undoped Silicate Glass
）のような下地依存性を有する絶縁膜を形成すること
により、平坦度の高い金属層間絶縁膜を形成するように
している。
【０００８】より具体的には、所定の金属層パターンが
形成された半導体基板の上面に第１絶縁膜と第２絶縁膜
とを順次に形成する第１工程と、第２絶縁膜にエッチバ
ック処理を施して前記第１絶縁膜の側壁に第２絶縁膜の
一部からなるスペーサを形成する第２工程と、成長速度
が第１絶縁膜上でよりスペーサ上での方が速い特性をも
つ第３絶縁膜を第１絶縁膜及びスペーサ上に形成する第
３工程とを順次に行うようにしている。
【０００９】
【作用】この方法によると、スピンオンガラス膜を使用
することなく、Ｏ3 −ＴＥＯＳＵＳＧだけで平坦化工程
を実施することができる。このＯ3 −ＴＥＯＳ ＵＳＧ
は下地依存性を有し、この特性を凹凸パターンに応じて
異ならせた下地絶縁膜と組み合わせることにより、凹凸
に逆対応した成長速度で金属層間絶縁膜を形成すること
ができ、したがって平坦度の高い金属層間絶縁膜を形成
することができる。しかも、ボイドや亀裂を生じ易いス
ピンオンガラス膜を使用する必要がないので、半導体装
置の信頼性を向上させることができる。
【００１０】
【実施例】以下、本発明の実施例を添附の図面を参照し
て説明する。尚、以下の説明では、層間絶縁膜を中間層
とする基本的構造が既に形成された所定の導電形の半導
体基板から出発し、トランジスタ、キャパシタ等の製造
工程は省略する。
【００１１】（第１実施例）図１のＡ〜Ｃは本発明の実
施例による金属層間絶縁膜の形成方法を示す製造工程図
である。図１のＡにおいて、所定の導電形の半導体基板
（図示せず）上に形成されたＢＰＳＧからなる層間絶縁
膜２１と下部配線になる第１金属層２３の上面に、１０
００Å程度の厚さをもつ第１絶縁膜２５と１０００Å程
度の厚さをもつ第２絶縁膜２７とを順次に形成する。
【００１２】第１絶縁膜２５はＰＳＧ(Phospho-Silicat
e Glass)あるいはＯ3 −ＴＥＯＳＰＳＧ（Ｏ3 −Tetra
Ethyl Ortho Silicate Phospho Silicate Glass)または
Ｏ3 −ＴＥＯＳ ＢＰＳＧまたはＰ−ＴＥＯＳ ＵＳＧ
(Plasmａ−enhanced TetraEthyl Ortho Silicate Undop
ed Silicate Glass) からなり、第２絶縁膜２７はＰ−
ＳｉＨ4 ＵＳＧ(Plasma-enhanced Silane Undoped Si
licate Glass) またはＯ3 −ＴＥＯＳ ＵＳＧからな
る。
【００１３】図１のＢにおいて、第１金属層２３上部の
第１絶縁膜２５の表面が露出するまで異方的エッチバッ
ク工程を実施して、第１絶縁膜２５の側壁に第２絶縁膜
からなるスペーサ２７を形成する。
【００１４】図１のＣにおいて、半導体基板の上面に下
地依存を有する第３絶縁膜２９を６０００Å程度の厚さ
で形成する。第３絶縁膜２９は、Ｏ3 −ＴＥＯＳ ＵＳ
Ｇのように下地依存性を有する酸化膜であり、第２絶縁
膜スペーサ２７上での成長速度が第１絶縁膜２５上での
成長速度より速い特性を有する。その結果、導電線間の
間隔が狭く段差が大きくても、ボイドのない平坦な絶縁
膜を得ることができる。
【００１５】（第２実施例）図２のＡ〜Ｄは本発明の他
の実施例による金属層間絶縁膜の形成方法を示す製造工
程図である。図２のＡにおいて、所定の導電形の半導体
基板（図示せず）上に形成された層間絶縁膜３１と下部
配線になる第１金属層３３の上面に、１０００Å程度の
厚さをもつ第１絶縁膜３５と１０００Å程度の厚さをも
つ第２絶縁膜３７とホトレジスト３９とを順次に形成す
る。
【００１６】第１絶縁膜３５はＰＳＧまたはＯ3 −ＴＥ
ＯＳ ＰＳＧまたはＯ3 −ＴＥＯＳＢＰＳＧあるいはＰ
−ＴＥＯＳ ＵＳＧからなり、第２絶縁膜３７はＰ−Ｓ
ｉＨ4 ＵＳＧまたはＯ3 −ＴＥＯＳ ＵＳＧからな
る。図２のＢにおいて、第２絶縁膜３７の表面が十分に
露出すまでホトレジスト３９のエッチバック工程を実施
する。そうして、第１金属層３３のパターン間に形成さ
れた凹部にのみホトレジスト３９を残す。
【００１７】図２のＣにおいて、残留するホトレジスト
３９をマスクとして第２絶縁膜３７の露出した部分を除
去する。図２のＤにおいて、図２のＣ工程で凹部に残留
したホトレジスト３９を除去した後、その上からＯ3 −
ＴＥＯＳ ＵＳＧからなる第３絶縁膜４１を形成する。
第３絶縁膜４１は、下地膜の性質により薄膜の成長速度
が変わるという下地依存性を有する。この特性により第
１絶縁膜３５の上部では成長速度が遅くなり、第２絶縁
膜３７の上では成長速度が速くなる。その結果、半導体
基板の突出領域では第３絶縁膜が薄く形成され、陥没領
域では第３絶縁膜が厚く形成され平坦度が優秀な層間絶
縁膜が形成される。
【００１８】図２のＡ〜Ｄの実施例において、所定の領
域に第２絶縁膜を残すためのマスクとしてホトレジスト
を使用したが、他の例としては、スピンオンガラス膜を
マスクとして使用することもできる。
【００１９】（第３実施例）図３のＡ〜Ｄは本発明のさ
らに他の実施例による金属層間絶縁膜の形成方法を示す
製造工程図である。図３のＡにおいて、所定の導電形の
半導体基板（図示せず）上に層間絶縁膜５１を形成し、
更にその上面に下部配線になる第１金属層５３と第１絶
縁膜５５とを積層した後、これらの第１金属層５３と第
絶縁膜５５とに共通のパターンを形成する。ここで、第
１絶縁膜５５の厚さは１０００Å程度である。その次
に、基板上面に１０００Å程度の厚さで第２絶縁膜５７
を形成する。第１絶縁膜５５はＰＳＧ、ＴｉＮ、Ｐ−Ｔ
ＥＯＳ ＵＳＧ等からなり、第２絶縁膜５７はＰ−Ｓｉ
Ｈ4 ＵＳＧ、Ｏ3 −ＴＥＯＳ ＵＳＧ等からなる。
【００２０】そして、第２絶縁膜５７上にホトレジスト
またはスピンオンガラスからなる犠牲膜５９を形成す
る。図３のＢにおいて、第１金属層５３の上部の第２絶
縁膜５７の表面が露出するまでエッチバック工程を実施
することにより、第１金属層５３のパターン間の凹んだ
領域にのみ犠牲膜５９を残す。図３のＣにおいて、残留
する犠牲膜５９をマスクとして第２絶縁膜５７の露出し
た部分を除去し、続いて残留の犠牲膜５９除去する。
【００２１】図３のＤにおいて、残留した犠牲膜５９を
除去した後の基板上面にＯ3 −ＴＥＯＳ ＵＳＧのよう
に下地依存性をもつ第３絶縁膜６１を形成する。第３絶
縁膜６１は下地膜の性質により薄膜の成長速度が変わる
という下地依存性を有する。このような特性によって、
第１絶縁膜５５上では成長速度が遅くなり、第２絶縁膜
５７上では成長速度が速くなる。その結果、半導体基板
の突出領域では第３絶縁膜が薄く形成され、陥没領域に
おいては厚く形成されることによって平坦度が優秀な金
属層間絶縁膜が形成される。
【００２２】
【発明の効果】上述のように本発明は、半導体装置の上
下金属層間の絶縁膜の形成方法において、基板領域の凹
凸に応じてそれぞれ異なる絶縁膜を露出させた後、これ
らの上面に下地依存性を有する絶縁膜を形成することに
より、金属層間絶縁膜の厚さを領域に応じて選択的に制
御できる。この結果、ボイドや亀裂がなく平坦度が優秀
な金属層間絶縁膜を得ることができ、したがって、半導
体装置の信頼性を向上させることができるという効果が
ある。
【図面の簡単な説明】
【図１】本発明の第１実施例による製造工程図。
【図２】本発明の第２実施例による製造工程図。
【図３】本発明の第３実施例による製造工程図。
【図４】従来の製造工程図。
【符号の説明】
２３、３３、５３ 金属層 ２５、３５、５５ 第１絶縁膜 ２７、３７、５７ 第２絶縁膜 ２９、４１、６１ 第３絶縁膜

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 半導体装置における金属層間絶縁膜の形
    成方法において、 所定の金属層パターンが形成された半導体基板の上面に
    第１絶縁膜と第２絶縁膜とを順次に形成する第１工程
    と、第２絶縁膜にエッチバック処理を施して第１絶縁膜
    の側壁に第２絶縁膜の一部からなるスペーサを形成する
    第２工程と、 成長速度が第１絶縁膜上でよりスペーサ上での方が速い
    特性をもつ第３絶縁膜を第１絶縁膜及びスペーサ上に形
    成する第３工程とを順次に行うことを特徴とする金属層
    間絶縁膜の形成方法。
  2. 【請求項２】 第１絶縁膜がＰＳＧ、Ｏ3 −ＴＥＯＳ
    ＰＳＧ、Ｏ3 −ＴＥＯＳ ＢＰＳＧ、Ｐ−ＴＥＯＳ Ｕ
    ＳＧの何れかである請求項１記載の金属層間絶縁膜の形
    成方法。
  3. 【請求項３】 第２絶縁膜がＰ−ＳｉＨ4 ＵＳＧ、Ｏ
    3 −ＴＥＯＳ ＵＳＧの何れかである請求項２記載の金
    属層間絶縁膜の形成方法。
  4. 【請求項４】 第３絶縁膜がＯ3 −ＴＥＯＳ ＵＳＧで
    ある請求項３記載の金属層間絶縁膜の形成方法。
  5. 【請求項５】 半導体装置における金属層間絶縁膜の形
    成方法において、 所定の金属層パターンが形成された半導体基板の上面に
    第１絶縁膜と第２絶縁膜とを形成した後に第２絶縁膜上
    にホトレジストを塗布する第１工程と、 金属層上部の第２絶縁膜の表面が十分に露出するまでホ
    トレジスト層にエッチバック処理を施す第２工程と、 第２工程で露出した第２絶縁膜を残留のホトレジストを
    マスクとして除去する第３工程と、 残留のホトレジストを除去してから、前記第１絶縁膜上
    では第１速度で成長し第２絶縁膜上では第１速度より速
    い第２速度で成長する第３絶縁膜を第１絶縁膜及び第２
    絶縁膜上に形成する第４工程とを順次に行うことを特徴
    とする金属層間絶縁膜の形成方法。
  6. 【請求項６】 第１絶縁膜がＰＳＧ、Ｏ3 −ＴＥＯＳ
    ＰＳＧ、Ｏ3 −ＴＥＯＳ ＢＰＳＧ、Ｏ3 −ＴＥＯＳ
    ＵＳＧの何れかである請求項５記載の金属層間絶縁膜の
    形成方法。
  7. 【請求項７】 第２絶縁膜がＰ−ＳｉＨ4 ＵＳＧ、Ｏ
    3 −ＴＥＯＳ ＵＳＧの何れかである請求項６記載の金
    属層間絶縁膜の形成方法。
  8. 【請求項８】 第３絶縁膜がＯ3 −ＴＥＯＳ ＵＳＧで
    ある請求項７記載の金属層間絶縁膜の形成方法。
  9. 【請求項９】 半導体装置における金属層間絶縁膜の形
    成方法において、 層間絶縁膜が形成された所定の導電形の半導体基板の上
    面に金属層と第１絶縁膜とを順次積層した後に所定のパ
    ターンを形成する第１工程と、 金属層及び第１絶縁膜上に第２絶縁膜を形成した後に所
    定の犠牲膜を塗布する第２工程と、 金属層と第１絶縁膜とから成るパターンの上部の第２絶
    縁膜の表面が十分に露出するまでエッチバック処理を施
    す第３工程と、 第３工程で露出させた第２絶縁膜を残留する犠牲膜をマ
    スクとしてを除去する第４工程と、 残留する犠牲膜を除去してから、第１絶縁膜上では第１
    速度で成長し第２絶縁膜上で第１速度より速い第２速度
    で成長する第３絶縁膜を第１絶縁膜及び第２絶縁膜上に
    形成する第５工程とを順次に行うことを特徴とする金属
    層間絶縁膜の形成方法。
  10. 【請求項１０】 第１絶縁膜がＰＳＧ、ＴｉＮ，Ｐ−Ｔ
    ＥＯＳ ＵＳＧである請求項９記載の金属層間絶縁膜の
    形成方法。
  11. 【請求項１１】 第２絶縁膜がＰ−ＳｉＨ4 ＵＳＧ、
    Ｏ3 −ＴＥＯＳ ＵＳＧである請求項１０記載の金属層
    間絶縁膜の形成方法。
  12. 【請求項１２】 第３絶縁膜がＯ3 −ＴＥＯＳ ＵＳＧ
    である請求項１１記載の金属層間絶縁膜の形成方法。
  13. 【請求項１３】 犠牲膜がホトレジストまたはスピンオ
    ンガラス膜である請求項９記載の金属層間絶縁膜の形成
    方法。
JP4271888A 1991-10-10 1992-10-09 半導体装置における金属層間絶縁膜の形成方法 Expired - Fee Related JPH0777219B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1991P17740 1991-10-10
KR1019910017740A KR950002948B1 (ko) 1991-10-10 1991-10-10 반도체 장치의 금속층간 절연막 형성방법

Publications (2)

Publication Number Publication Date
JPH05206128A true JPH05206128A (ja) 1993-08-13
JPH0777219B2 JPH0777219B2 (ja) 1995-08-16

Family

ID=19321006

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4271888A Expired - Fee Related JPH0777219B2 (ja) 1991-10-10 1992-10-09 半導体装置における金属層間絶縁膜の形成方法

Country Status (6)

Country Link
US (1) US5352630A (ja)
EP (1) EP0537001B1 (ja)
JP (1) JPH0777219B2 (ja)
KR (1) KR950002948B1 (ja)
DE (1) DE69220644T2 (ja)
TW (1) TW278216B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234996A (ja) * 1992-02-24 1993-09-10 Nec Corp 多層配線の形成方法

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158749B2 (ja) * 1992-12-16 2001-04-23 ヤマハ株式会社 半導体装置
JPH0770534B2 (ja) * 1993-01-11 1995-07-31 日本電気株式会社 半導体装置の製造方法
JP2629579B2 (ja) * 1993-10-14 1997-07-09 日本電気株式会社 半導体装置の製造方法及び製造装置
JPH088209A (ja) * 1994-01-10 1996-01-12 Cypress Semiconductor Corp 半導体装置の製造のための除去されるポストの処理方法
US5488015A (en) * 1994-05-20 1996-01-30 Texas Instruments Incorporated Method of making an interconnect structure with an integrated low density dielectric
DE69531571T2 (de) * 1994-05-27 2004-04-08 Texas Instruments Inc., Dallas Verbesserungen in Bezug auf Halbleitervorrichtungen
US5461003A (en) * 1994-05-27 1995-10-24 Texas Instruments Incorporated Multilevel interconnect structure with air gaps formed between metal leads
JPH0855913A (ja) * 1994-06-07 1996-02-27 Texas Instr Inc <Ti> サブミクロン相互接続の選択的空隙充填方法
JP3015717B2 (ja) * 1994-09-14 2000-03-06 三洋電機株式会社 半導体装置の製造方法および半導体装置
US5482900A (en) * 1994-09-16 1996-01-09 United Microelectronics Corporation Method for forming a metallurgy system having a dielectric layer that is planar and void free
US5652084A (en) * 1994-12-22 1997-07-29 Cypress Semiconductor Corporation Method for reduced pitch lithography
US5496776A (en) * 1995-04-27 1996-03-05 United Microelectronics Corporation Spin-on-glass planarization process with ion implantation
US5489553A (en) * 1995-05-25 1996-02-06 Industrial Technology Research Institute HF vapor surface treatment for the 03 teos gap filling deposition
KR0179838B1 (ko) * 1995-09-02 1999-04-15 문정환 반도체 소자의 절연막 구조 및 절연막 평탄화 방법
US6268657B1 (en) 1995-09-14 2001-07-31 Sanyo Electric Co., Ltd. Semiconductor devices and an insulating layer with an impurity
US20010048147A1 (en) * 1995-09-14 2001-12-06 Hideki Mizuhara Semiconductor devices passivation film
US5599740A (en) * 1995-11-16 1997-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Deposit-etch-deposit ozone/teos insulator layer method
US6825132B1 (en) 1996-02-29 2004-11-30 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device including an insulation film on a conductive layer
US5817571A (en) * 1996-06-10 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multilayer interlevel dielectrics using phosphorus-doped glass
US5792705A (en) * 1996-06-28 1998-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Optimized planarization process for SOG filled vias
DE19629766C2 (de) 1996-07-23 2002-06-27 Infineon Technologies Ag Herstellverfahren von Shallow-Trench-Isolationsbereiche in einem Substrat
DE19631743C2 (de) * 1996-08-06 2002-05-29 Infineon Technologies Ag Herstellverfahren für eine als Intermetalldielektrikum fungierende Isolatorschicht
KR100383498B1 (ko) 1996-08-30 2003-08-19 산요 덴키 가부시키가이샤 반도체 장치 제조방법
US6288438B1 (en) 1996-09-06 2001-09-11 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US5888897A (en) * 1996-10-31 1999-03-30 Intel Corporation Process for forming an integrated structure comprising a self-aligned via/contact and interconnect
JP3015767B2 (ja) * 1996-12-25 2000-03-06 三洋電機株式会社 半導体装置の製造方法及び半導体装置
JP2975934B2 (ja) 1997-09-26 1999-11-10 三洋電機株式会社 半導体装置の製造方法及び半導体装置
US6690084B1 (en) 1997-09-26 2004-02-10 Sanyo Electric Co., Ltd. Semiconductor device including insulation film and fabrication method thereof
US6794283B2 (en) 1998-05-29 2004-09-21 Sanyo Electric Co., Ltd. Semiconductor device and fabrication method thereof
US6071826A (en) * 1999-02-12 2000-06-06 Taiwan Semiconductor Manufacturing Company Method of manufacturing CMOS image sensor leakage free with double layer spacer
US6303273B1 (en) 1999-03-04 2001-10-16 National Semiconductor Corporation Single metal pixel array for light valve utilizing lateral sublithographic spacer isolation
US6306561B1 (en) * 1999-03-04 2001-10-23 National Semiconductor Corporation Double metal pixel array for light valve utilizing lateral sublithographic spacer isolation
DE19944740C2 (de) 1999-09-17 2001-10-25 Infineon Technologies Ag Abscheidung verschiedener Untergrundschichten für selektives Schichtwachstum in der Halbleiterfertigung
JP3479010B2 (ja) * 1999-11-04 2003-12-15 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
KR100358069B1 (ko) * 1999-12-27 2002-10-25 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
US6287952B1 (en) 1999-12-28 2001-09-11 Agere Systems Guardian Corp. Method of etching self-aligned vias to metal using a silicon nitride spacer
US6511923B1 (en) * 2000-05-19 2003-01-28 Applied Materials, Inc. Deposition of stable dielectric films
US6917110B2 (en) * 2001-12-07 2005-07-12 Sanyo Electric Co., Ltd. Semiconductor device comprising an interconnect structure with a modified low dielectric insulation layer
KR100935251B1 (ko) * 2003-07-11 2010-01-06 매그나칩 반도체 유한회사 반도체 소자의 나노 스페이스 제조 방법
US8029309B2 (en) 2006-10-03 2011-10-04 Htc Corporation Electronic devices with sliding and tilting mechanisms, and associated methods
KR102304724B1 (ko) * 2014-12-19 2021-09-27 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 포함하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 이를 이용한 디스플레이 장치 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4374011A (en) * 1981-05-08 1983-02-15 Fairchild Camera & Instrument Corp. Process for fabricating non-encroaching planar insulating regions in integrated circuit structures
US4474831A (en) * 1982-08-27 1984-10-02 Varian Associates, Inc. Method for reflow of phosphosilicate glass
US4535528A (en) * 1983-12-02 1985-08-20 Hewlett-Packard Company Method for improving reflow of phosphosilicate glass by arsenic implantation
US4839311A (en) * 1987-08-14 1989-06-13 National Semiconductor Corporation Etch back detection
GB2220298A (en) * 1988-06-29 1990-01-04 Philips Nv A method of manufacturing a semiconductor device
US4986878A (en) * 1988-07-19 1991-01-22 Cypress Semiconductor Corp. Process for improved planarization of the passivation layers for semiconductor devices
IT1227989B (it) * 1988-12-05 1991-05-20 Sgs Thomson Microelectronics Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione
US5013691A (en) * 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JPH0680657B2 (ja) * 1989-12-27 1994-10-12 株式会社半導体プロセス研究所 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05234996A (ja) * 1992-02-24 1993-09-10 Nec Corp 多層配線の形成方法

Also Published As

Publication number Publication date
DE69220644T2 (de) 1998-01-15
DE69220644D1 (de) 1997-08-07
EP0537001B1 (en) 1997-07-02
EP0537001A1 (en) 1993-04-14
TW278216B (ja) 1996-06-11
JPH0777219B2 (ja) 1995-08-16
KR950002948B1 (ko) 1995-03-28
US5352630A (en) 1994-10-04

Similar Documents

Publication Publication Date Title
JPH05206128A (ja) 半導体装置における金属層間絶縁膜の形成方法
JP2640174B2 (ja) 半導体装置およびその製造方法
TW405212B (en) The flatten process of interlayer dielectric
JPH09186146A (ja) 半導体装置およびその製造方法
JPH03295239A (ja) 半導体装置の製造方法
JP2541214B2 (ja) 半導体装置の製造方法
JP2716156B2 (ja) 半導体装置の製造方法
JPH0758104A (ja) 半導体装置の製造方法
KR100497206B1 (ko) 반도체 소자의 층간 절연막 평탄화 방법
KR100277867B1 (ko) 반도체소자의배선형성방법
JPH098007A (ja) 絶縁膜の平坦化方法
JPS63161645A (ja) 半導体装置の製造方法
JPH0897213A (ja) 半導体装置の製造方法
JPH0653189A (ja) 成膜層の平坦化方法
JP2942063B2 (ja) 半導体装置の製造方法
KR19980056091A (ko) 반도체장치의 층간절연막 형성방법
JPH07147320A (ja) 多層配線構造の半導体装置およびその製造方法
JPH0621244A (ja) 半導体装置の製造方法
JPS63172444A (ja) 半導体装置の製造方法
JPH04290436A (ja) 半導体装置の製造方法
JPH04287327A (ja) 半導体装置及びその製造方法
JPH06349798A (ja) 半導体装置およびその製造方法
JPH05102144A (ja) 半導体装置の製造方法
JPH03153035A (ja) 半導体装置の製造方法
JPH04255227A (ja) 半導体装置製造方法

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080816

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080816

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090816

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090816

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100816

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110816

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110816

Year of fee payment: 16

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120816

Year of fee payment: 17

LAPS Cancellation because of no payment of annual fees