JPH04290436A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04290436A JPH04290436A JP5483291A JP5483291A JPH04290436A JP H04290436 A JPH04290436 A JP H04290436A JP 5483291 A JP5483291 A JP 5483291A JP 5483291 A JP5483291 A JP 5483291A JP H04290436 A JPH04290436 A JP H04290436A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- wiring layer
- psg
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は凹凸のある配線層を平坦
化するように絶縁膜を形成する半導体装置の製造方法に
関する。近年の半導体装置においては、素子の高集積化
、高速化への要求が益々厳しくなってきている。このた
め多層配線が多く用いられているが、配線層を多層化す
るためには凹凸のある配線層を平坦化する必要がある。
化するように絶縁膜を形成する半導体装置の製造方法に
関する。近年の半導体装置においては、素子の高集積化
、高速化への要求が益々厳しくなってきている。このた
め多層配線が多く用いられているが、配線層を多層化す
るためには凹凸のある配線層を平坦化する必要がある。
【０００２】
【従来の技術】従来の半導体装置の製造方法では配線層
の段差を緩和するためには、有機ＳＯＧ又は無機ＳＯＧ
により層間絶縁膜を形成して平坦化する方法や、カバレ
ージの優れたＴＥＯＳ（テトラエチルオルソシリケート
、Ｓｉ（ＯＣ２Ｈ５）４））及びＯ３（オゾン）を用い
た酸化膜を形成して平坦化する方法が提案されている。 しかしながら、ＴＥＯＳとＯ３により形成された酸化膜
を用いた平坦化方法では、形成された酸化膜にクラック
が入ったり、酸化膜自身の膜質が従来の酸化膜より劣る
ため、リークが発生しやすいことが問題となっていた。
の段差を緩和するためには、有機ＳＯＧ又は無機ＳＯＧ
により層間絶縁膜を形成して平坦化する方法や、カバレ
ージの優れたＴＥＯＳ（テトラエチルオルソシリケート
、Ｓｉ（ＯＣ２Ｈ５）４））及びＯ３（オゾン）を用い
た酸化膜を形成して平坦化する方法が提案されている。 しかしながら、ＴＥＯＳとＯ３により形成された酸化膜
を用いた平坦化方法では、形成された酸化膜にクラック
が入ったり、酸化膜自身の膜質が従来の酸化膜より劣る
ため、リークが発生しやすいことが問題となっていた。
【０００３】
【発明が解決しようとする課題】このように、従来の方
法では、ＴＥＯＳとＯ３により形成された酸化膜は段差
を平坦化するためには有効であるが、クラックの発生や
膜質に起因するリークが発生しやすく実際の半導体装置
の層間絶縁膜として用いることができないという問題が
あった。
法では、ＴＥＯＳとＯ３により形成された酸化膜は段差
を平坦化するためには有効であるが、クラックの発生や
膜質に起因するリークが発生しやすく実際の半導体装置
の層間絶縁膜として用いることができないという問題が
あった。
【０００４】本発明の目的は、リークが発生することな
く凹凸のある配線層を平坦化するのに適した層間絶縁膜
を形成するのに適した半導体装置の製造方法を提供する
ことにある。
く凹凸のある配線層を平坦化するのに適した層間絶縁膜
を形成するのに適した半導体装置の製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】上記目的は、凹凸のある
配線層上に圧縮ストレス絶縁膜を形成し、前記圧縮スト
レス絶縁膜上にテトラエチルオルソシリケート及びオゾ
ンを用いてＰＳＧ膜を形成して表面を平坦化することを
特徴とする半導体装置の製造方法によって達成される。
配線層上に圧縮ストレス絶縁膜を形成し、前記圧縮スト
レス絶縁膜上にテトラエチルオルソシリケート及びオゾ
ンを用いてＰＳＧ膜を形成して表面を平坦化することを
特徴とする半導体装置の製造方法によって達成される。
【０００６】上記目的は、凹凸のある配線層上に圧縮ス
トレス絶縁膜を形成し、前記圧縮ストレス絶縁膜上にテ
トラエチルオルソシリケート及びオゾンを用いてＰＳＧ
膜を形成し、前記ＰＳＧ膜上にＳＯＧ膜を形成し、次い
で、前記ＰＳＧ膜及びＳＯＧ膜をエッチングして平坦化
することを特徴とする半導体装置の製造方法によって達
成される。
トレス絶縁膜を形成し、前記圧縮ストレス絶縁膜上にテ
トラエチルオルソシリケート及びオゾンを用いてＰＳＧ
膜を形成し、前記ＰＳＧ膜上にＳＯＧ膜を形成し、次い
で、前記ＰＳＧ膜及びＳＯＧ膜をエッチングして平坦化
することを特徴とする半導体装置の製造方法によって達
成される。
【０００７】
【作用】本発明によれば、凹凸のある配線層上に圧縮ス
トレス絶縁膜を形成した後に、テトラエチルオルソシリ
ケート及びオゾンを用いてＰＳＧ膜を形成して平坦化し
たので、ＰＳＧ膜にクラックが生ずることなく、凹凸の
ある配線層を平坦化することができる。
トレス絶縁膜を形成した後に、テトラエチルオルソシリ
ケート及びオゾンを用いてＰＳＧ膜を形成して平坦化し
たので、ＰＳＧ膜にクラックが生ずることなく、凹凸の
ある配線層を平坦化することができる。
【０００８】
【実施例】本発明の第１の実施例による半導体装置の製
造方法を図１を用いて説明する。半導体基板１０上の絶
縁膜１２で覆われた部分に、スパッタ法により金属を約
７００ｎｍ堆積した後、フォトリソグラフィによりパタ
ーニングして配線層１４を形成する（図１（ａ））。パ
ターニングにより配線層１４には大きな凹凸が形成され
る。
造方法を図１を用いて説明する。半導体基板１０上の絶
縁膜１２で覆われた部分に、スパッタ法により金属を約
７００ｎｍ堆積した後、フォトリソグラフィによりパタ
ーニングして配線層１４を形成する（図１（ａ））。パ
ターニングにより配線層１４には大きな凹凸が形成され
る。
【０００９】次に、全面に圧縮ストレスのある圧縮スト
レス絶縁膜１６を約１００ｎｍ形成する（図１（ｂ））
。圧縮ストレス絶縁膜１６としては酸化膜、窒化膜、酸
化窒化膜等の下地に対して圧縮方向の力が作用する膜を
用いる。圧縮ストレス絶縁膜１６は、積層されるＰＳＧ
膜のクラックを防止するために、膜厚が１００ｎｍ以上
で５００ｎｍ以下であることが望ましい。
レス絶縁膜１６を約１００ｎｍ形成する（図１（ｂ））
。圧縮ストレス絶縁膜１６としては酸化膜、窒化膜、酸
化窒化膜等の下地に対して圧縮方向の力が作用する膜を
用いる。圧縮ストレス絶縁膜１６は、積層されるＰＳＧ
膜のクラックを防止するために、膜厚が１００ｎｍ以上
で５００ｎｍ以下であることが望ましい。
【００１０】次に、ＴＥＯＳ（テトラエチルオルソシリ
ケート、Ｓｉ（ＯＣ２Ｈ５）４））及びＯ３（オゾン）
を用いて、圧縮ストレス絶縁膜１６上にノンドープＰＳ
ＧからなるＰＳＧ膜１８を約３００ｎｍ成長させる。こ
のようにすることにより配線層１４の間隔の狭い部分は
埋込まれて平坦化される（図１（ｃ））。このようにし
て形成した半導体装置に対して、４５０℃の窒素アニー
ルを３時間行った後、５００℃の窒素アニールを３０分
間行って、加速負荷試験を行ったが、ＰＳＧ膜１８にク
ラック等の異常は発生しなかった。したがって、本実施
例によれば、ＰＳＧ膜１８にクラックが生ずることなく
、凹凸のある配線層１４を平坦化することができる。な
お、配線層１４の凸部上のＰＳＧ膜１８の膜厚が３００
ｎｍ以下であれば、配線層１４の凹部上でもＰＳＧ膜１
８の膜厚が１．２μｍ程度と厚くなり過ぎることがなく
クラックを生じない。
ケート、Ｓｉ（ＯＣ２Ｈ５）４））及びＯ３（オゾン）
を用いて、圧縮ストレス絶縁膜１６上にノンドープＰＳ
ＧからなるＰＳＧ膜１８を約３００ｎｍ成長させる。こ
のようにすることにより配線層１４の間隔の狭い部分は
埋込まれて平坦化される（図１（ｃ））。このようにし
て形成した半導体装置に対して、４５０℃の窒素アニー
ルを３時間行った後、５００℃の窒素アニールを３０分
間行って、加速負荷試験を行ったが、ＰＳＧ膜１８にク
ラック等の異常は発生しなかった。したがって、本実施
例によれば、ＰＳＧ膜１８にクラックが生ずることなく
、凹凸のある配線層１４を平坦化することができる。な
お、配線層１４の凸部上のＰＳＧ膜１８の膜厚が３００
ｎｍ以下であれば、配線層１４の凹部上でもＰＳＧ膜１
８の膜厚が１．２μｍ程度と厚くなり過ぎることがなく
クラックを生じない。
【００１１】本発明の第２の実施例による半導体装置の
製造方法を図２及び図３を用いて説明する。第１の実施
例と同一の構成要素には同一の符号を付して説明を省略
する。半導体基板１０上の絶縁膜１２で覆われた部分に
、スパッタ法により金属を約７００ｎｍ堆積した後、フ
ォトリソグラフィによりパターニングして配線層１４を
形成する（図２（ａ））。本実施例ではパターニングさ
れた配線層１４の間隔が第１の実施例より広い部分が存
在する。
製造方法を図２及び図３を用いて説明する。第１の実施
例と同一の構成要素には同一の符号を付して説明を省略
する。半導体基板１０上の絶縁膜１２で覆われた部分に
、スパッタ法により金属を約７００ｎｍ堆積した後、フ
ォトリソグラフィによりパターニングして配線層１４を
形成する（図２（ａ））。本実施例ではパターニングさ
れた配線層１４の間隔が第１の実施例より広い部分が存
在する。
【００１２】次に、全面に圧縮ストレスのある圧縮スト
レス絶縁膜１６を約１００ｎｍ形成する（図２（ｂ））
。次に、ＴＥＯＳ（テトラエチルオルソシリケート、Ｓ
ｉ（ＯＣ２Ｈ５）４）及びＯ３（オゾン）を用いて、圧
縮ストレス絶縁膜１６上にノンドープＰＳＧからなるＰ
ＳＧ膜１８を約１０００ｎｍ成長させる（図２（ｃ））
。ＰＳＧ膜１８を形成しても、図２（ｃ） に示すよう
に、配線層１４の間隔の広い部分は平坦化されずに細か
い凹凸が残ることになる。
レス絶縁膜１６を約１００ｎｍ形成する（図２（ｂ））
。次に、ＴＥＯＳ（テトラエチルオルソシリケート、Ｓ
ｉ（ＯＣ２Ｈ５）４）及びＯ３（オゾン）を用いて、圧
縮ストレス絶縁膜１６上にノンドープＰＳＧからなるＰ
ＳＧ膜１８を約１０００ｎｍ成長させる（図２（ｃ））
。ＰＳＧ膜１８を形成しても、図２（ｃ） に示すよう
に、配線層１４の間隔の広い部分は平坦化されずに細か
い凹凸が残ることになる。
【００１３】次に、ＳＯＧを全面に約３００ｎｍ塗布し
てＳＯＧ膜２０を形成し、ＰＳＧ膜１８の細かい凹凸を
平坦化する（図３（ａ））。次に、ＳＯＧ膜２０とＰＳ
Ｇ膜１８がほぼ同じエッチング速度になるようなエッチ
ング条件で、配線層１４上の最終的な厚さが約３００ｎ
ｍ以下になるまで、エッチングバックする。このように
することにより配線層１４の間隔の広い部分も埋込まれ
てほぼ完全に平坦化される（図３（ｂ））。なお、配線
層１４の凸部上のＰＳＧ膜１８の膜厚を３００ｎｍ以下
にすれば、配線層１４の凹部上でもＰＳＧ膜１８の膜厚
が１．２μｍ程度と厚くなり過ぎることがなくクラック
を生じない。
てＳＯＧ膜２０を形成し、ＰＳＧ膜１８の細かい凹凸を
平坦化する（図３（ａ））。次に、ＳＯＧ膜２０とＰＳ
Ｇ膜１８がほぼ同じエッチング速度になるようなエッチ
ング条件で、配線層１４上の最終的な厚さが約３００ｎ
ｍ以下になるまで、エッチングバックする。このように
することにより配線層１４の間隔の広い部分も埋込まれ
てほぼ完全に平坦化される（図３（ｂ））。なお、配線
層１４の凸部上のＰＳＧ膜１８の膜厚を３００ｎｍ以下
にすれば、配線層１４の凹部上でもＰＳＧ膜１８の膜厚
が１．２μｍ程度と厚くなり過ぎることがなくクラック
を生じない。
【００１４】このように本実施例によれば、配線層１４
に間隔が広い部分があってもＰＳＧ膜１８にクラックを
生じさせることなく平坦化することができる。本発明は
上記実施例に限らず種々の変形が可能である。例えば、
上記第１及び第２の実施例ではＰＳＧ膜に不純物がドー
プされたいないノンドープＰＳＧを用いたが、ＴＥＯＳ
とＯ３を用いてＰＳＧ膜１８を形成する際に、ＰＨ３、
ＴＭＰ（トリメチルフォスファイト、Ｐ（ＯＣＨ３）３
）、ＴＭＯＰ（ＰＯ（ＯＣＨ３）３）等のリンソースも
用いてリンがドープされたＰＳＧ膜を形成してもよい。
に間隔が広い部分があってもＰＳＧ膜１８にクラックを
生じさせることなく平坦化することができる。本発明は
上記実施例に限らず種々の変形が可能である。例えば、
上記第１及び第２の実施例ではＰＳＧ膜に不純物がドー
プされたいないノンドープＰＳＧを用いたが、ＴＥＯＳ
とＯ３を用いてＰＳＧ膜１８を形成する際に、ＰＨ３、
ＴＭＰ（トリメチルフォスファイト、Ｐ（ＯＣＨ３）３
）、ＴＭＯＰ（ＰＯ（ＯＣＨ３）３）等のリンソースも
用いてリンがドープされたＰＳＧ膜を形成してもよい。
【００１５】また、上記第２の実施例では細かい凹凸を
平坦化するのにＳＯＧを用いたが、ＰＳＧ膜とエッチン
グレートが同じで細かい凹凸を平坦化できれば、他の材
料、例えば、レジスト等を用いてもよい。
平坦化するのにＳＯＧを用いたが、ＰＳＧ膜とエッチン
グレートが同じで細かい凹凸を平坦化できれば、他の材
料、例えば、レジスト等を用いてもよい。
【００１６】
【発明の効果】以上の通り、本発明によれば、ＰＳＧ膜
にクラックが生ずることなく、凹凸のある配線層を平坦
化することができる。
にクラックが生ずることなく、凹凸のある配線層を平坦
化することができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図２】本発明の第２の実施例による半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法の工程断面図である。
方法の工程断面図である。
１０…半導体基板
１２…絶縁膜
１４…配線層
１６…圧縮ストレス絶縁膜
１８…ＰＳＧ膜
２０…ＳＯＧ膜
Claims (2)
- 【請求項１】 凹凸のある配線層上に圧縮ストレス絶
縁膜を形成し、前記圧縮ストレス絶縁膜上にテトラエチ
ルオルソシリケート及びオゾンを用いてＰＳＧ膜を形成
して表面を平坦化することを特徴とする半導体装置の製
造方法。 - 【請求項２】 凹凸のある配線層上に圧縮ストレス絶
縁膜を形成し、前記圧縮ストレス絶縁膜上にテトラエチ
ルオルソシリケート及びオゾンを用いてＰＳＧ膜を形成
し、前記ＰＳＧ膜上にＳＯＧ膜を形成し、次いで、前記
ＰＳＧ膜及びＳＯＧ膜をエッチングして平坦化すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5483291A JPH04290436A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5483291A JPH04290436A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290436A true JPH04290436A (ja) | 1992-10-15 |
Family
ID=12981621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5483291A Pending JPH04290436A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04290436A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195391A (ja) * | 1995-01-17 | 1996-07-30 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| US7084079B2 (en) | 2001-08-10 | 2006-08-01 | International Business Machines Corporation | Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications |
-
1991
- 1991-03-19 JP JP5483291A patent/JPH04290436A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08195391A (ja) * | 1995-01-17 | 1996-07-30 | Nippondenso Co Ltd | 半導体装置およびその製造方法 |
| US7084079B2 (en) | 2001-08-10 | 2006-08-01 | International Business Machines Corporation | Method for low temperature chemical vapor deposition of low-k films using selected cyclosiloxane and ozone gases for semiconductor applications |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2640174B2 (ja) | 半導体装置およびその製造方法 | |
| US5435888A (en) | Enhanced planarization technique for an integrated circuit | |
| KR100265256B1 (ko) | 반도체 장치와 그의 제조방법 | |
| EP0893824A2 (en) | Method of forming a trench isolation structure utilizing composite oxide films | |
| JPH05206128A (ja) | 半導体装置における金属層間絶縁膜の形成方法 | |
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| JPH0629287A (ja) | 半導体基板の平坦化方法 | |
| JPH06181209A (ja) | 半導体装置の製造方法 | |
| US5366850A (en) | Submicron planarization process with passivation on metal line | |
| US5393709A (en) | Method of making stress released VLSI structure by the formation of porous intermetal layer | |
| JP2000223573A (ja) | 平坦なレベル間誘電体層を有する集積回路素子 | |
| JP3077990B2 (ja) | 半導体装置の製造方法 | |
| US5904558A (en) | Fabrication process of semiconductor device | |
| KR100301530B1 (ko) | 반도체소자의 층간 절연막 형성방법 | |
| JPH04290436A (ja) | 半導体装置の製造方法 | |
| KR20010021305A (ko) | 평탄한 레벨간 절연층을 구비한 집적 회로 제조 방법 | |
| JPH06124948A (ja) | 配線形成方法 | |
| JPH03194932A (ja) | 半導体装置の製造方法 | |
| JPH1140669A (ja) | 多層配線構造とその製造方法 | |
| JPH0645313A (ja) | 半導体装置の製造方法 | |
| JPS6376351A (ja) | 多層配線の形成方法 | |
| US5920791A (en) | Method of manufacturing intermetal dielectrics for sub-half-micron semiconductor devices | |
| JPH06244286A (ja) | 半導体装置の製造方法 | |
| JPH07106330A (ja) | 半導体装置における絶縁層の形成方法 | |
| KR100437541B1 (ko) | 반도체소자의소자분리절연막형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |