JPH05206245A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05206245A JPH05206245A JP116192A JP116192A JPH05206245A JP H05206245 A JPH05206245 A JP H05206245A JP 116192 A JP116192 A JP 116192A JP 116192 A JP116192 A JP 116192A JP H05206245 A JPH05206245 A JP H05206245A
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- JP
- Japan
- Prior art keywords
- transistor
- gate electrode
- gate
- semiconductor device
- internal circuit
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- Withdrawn
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000005530 etching Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】半導体チップ周縁部近傍に設けた特性チェック
用トランジスタのゲート長と、内部回路のトランジスタ
のゲート長とを一致させ、両者間の特性差を防止する。 【構成】特性チェック用トランジスタのゲート電極２の
両側に内部回路のトランジスタのゲート電極の間隔と同
一の間隔を有する複数のダミーゲート電極５をゲート電
極２に平行に設けることにより、エッチングの影響によ
る寸法の差異をなくす。
用トランジスタのゲート長と、内部回路のトランジスタ
のゲート長とを一致させ、両者間の特性差を防止する。 【構成】特性チェック用トランジスタのゲート電極２の
両側に内部回路のトランジスタのゲート電極の間隔と同
一の間隔を有する複数のダミーゲート電極５をゲート電
極２に平行に設けることにより、エッチングの影響によ
る寸法の差異をなくす。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体チップ上に特性チェック用トランジスタを有する
半導体装置に関する。
半導体チップ上に特性チェック用トランジスタを有する
半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、図２に示すよう
に、半導体チップ１の周縁部近傍に内部素子と同一寸法
で形成したゲート電極２と、ゲート電極２に接続して設
けたパッド電極３と、ゲート電極２に整合して設けたソ
ース・ドレイン領域に接続して設けたパッド電極４とを
有して構成され、半導体装置の重要な指標となるしきい
電圧ＶT ，オン電流ＩON，ゲート長Ｌなどを測定する特
性チェック用トランジスタを構成する。このトランジス
タは、同一チップ内の、回路を構成するトランジスタの
しきい電圧ＶT ，オン電流ＩON，ゲート長Ｌの値が直接
測定できないため、代用して様々なシュミレーションに
利用される。
に、半導体チップ１の周縁部近傍に内部素子と同一寸法
で形成したゲート電極２と、ゲート電極２に接続して設
けたパッド電極３と、ゲート電極２に整合して設けたソ
ース・ドレイン領域に接続して設けたパッド電極４とを
有して構成され、半導体装置の重要な指標となるしきい
電圧ＶT ，オン電流ＩON，ゲート長Ｌなどを測定する特
性チェック用トランジスタを構成する。このトランジス
タは、同一チップ内の、回路を構成するトランジスタの
しきい電圧ＶT ，オン電流ＩON，ゲート長Ｌの値が直接
測定できないため、代用して様々なシュミレーションに
利用される。
【０００３】
【発明が解決しようとする課題】この従来の半導体装置
は、特性チェック用のトランジスタを内部の配線効率を
上げるため、半導体チップの周縁部近傍に作らざるを得
なかった。一般に、半導体チップの集積度を向上させる
ために、半導体素子の寸法を縮小する方法がとられ、内
部回路のトランジスタのゲート間隔が縮まる。一方、特
性チェック用トランジスタは、独立に存在しているた
め、トランジスタのゲート間の距離は、ほとんど変動し
ない。このチップ構成で、ゲート電極のパターニングに
ＲＩＥ（活性イオンエッチング）を使用すると、内部回
路のトランジスタに対して特性チェック用トランジスタ
のゲート長Ｌが０．１μｍ程度短くなるという問題点が
あった。
は、特性チェック用のトランジスタを内部の配線効率を
上げるため、半導体チップの周縁部近傍に作らざるを得
なかった。一般に、半導体チップの集積度を向上させる
ために、半導体素子の寸法を縮小する方法がとられ、内
部回路のトランジスタのゲート間隔が縮まる。一方、特
性チェック用トランジスタは、独立に存在しているた
め、トランジスタのゲート間の距離は、ほとんど変動し
ない。このチップ構成で、ゲート電極のパターニングに
ＲＩＥ（活性イオンエッチング）を使用すると、内部回
路のトランジスタに対して特性チェック用トランジスタ
のゲート長Ｌが０．１μｍ程度短くなるという問題点が
あった。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
半導体チップ上に特性チェック用のトランジスタを設け
た半導体装置において、前記特性チェック用のトランジ
スタのゲート電極と平行に設けた複数のダミーゲート電
極を有する。
半導体チップ上に特性チェック用のトランジスタを設け
た半導体装置において、前記特性チェック用のトランジ
スタのゲート電極と平行に設けた複数のダミーゲート電
極を有する。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示す平面図であ
る。
る。
【０００７】半導体チップ１の上に設けたゲート電極２
の両側に内部回路のゲート電極間隔と同じ間隔を有する
複数のダミーゲート電極５をゲート電極２と平行に設
け、ゲート電極２に接続してアルミニウム膜からなるパ
ッド電極３を形成している。又、ゲート電極２及びダミ
ーゲート電極５と整合して形成したソース・ドレイン領
域に接続してパッド電極４を形成し、特性チェック用ト
ランジスタを構成する。
の両側に内部回路のゲート電極間隔と同じ間隔を有する
複数のダミーゲート電極５をゲート電極２と平行に設
け、ゲート電極２に接続してアルミニウム膜からなるパ
ッド電極３を形成している。又、ゲート電極２及びダミ
ーゲート電極５と整合して形成したソース・ドレイン領
域に接続してパッド電極４を形成し、特性チェック用ト
ランジスタを構成する。
【０００８】この結果、特性チェック用トランジスタの
ゲート電極とダミーゲート電極の間隔が内部回路のゲー
ト電極相互間の間隔と等しくなるので、ＲＩＥによるゲ
ート電極の寸法誤差の発生を防止できる。
ゲート電極とダミーゲート電極の間隔が内部回路のゲー
ト電極相互間の間隔と等しくなるので、ＲＩＥによるゲ
ート電極の寸法誤差の発生を防止できる。
【０００９】
【発明の効果】以上説明したように本発明は、特性チェ
ック用トランジスタのゲート電極と平行に複数のダミー
ゲート電極を設けることにより、内部回路のトランジス
タのゲート長と特性チェック用トランジスタのゲート長
との差を無くし、内部トランジスタと特性チェック用ト
ランジスタとの特性を一致させることができるという効
果を有する。
ック用トランジスタのゲート電極と平行に複数のダミー
ゲート電極を設けることにより、内部回路のトランジス
タのゲート長と特性チェック用トランジスタのゲート長
との差を無くし、内部トランジスタと特性チェック用ト
ランジスタとの特性を一致させることができるという効
果を有する。
【図１】本発明の一実施例を示す平面図。
【図２】従来の半導体装置の一例を示す平面図。
１ 半導体チップ ２ ゲート電極 ３，４ パッド電極 ５ ダミーゲート電極
Claims (1)
- 【請求項１】 半導体チップ上に特性チェック用のトラ
ンジスタを設けた半導体装置において、前記特性チェッ
ク用のトランジスタのゲート電極と平行に設けた複数の
ダミーゲート電極を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116192A JPH05206245A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP116192A JPH05206245A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206245A true JPH05206245A (ja) | 1993-08-13 |
Family
ID=11493714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP116192A Withdrawn JPH05206245A (ja) | 1992-01-08 | 1992-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206245A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317435A (ja) * | 1997-12-19 | 1999-11-16 | Siemens Ag | 装置能力測定による近接効果測定方法及び装置 |
| FR2788881A1 (fr) * | 1998-12-31 | 2000-07-28 | Samsung Electronics Co Ltd | Procede d'implantation de dispositif a semiconducteurs |
-
1992
- 1992-01-08 JP JP116192A patent/JPH05206245A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11317435A (ja) * | 1997-12-19 | 1999-11-16 | Siemens Ag | 装置能力測定による近接効果測定方法及び装置 |
| FR2788881A1 (fr) * | 1998-12-31 | 2000-07-28 | Samsung Electronics Co Ltd | Procede d'implantation de dispositif a semiconducteurs |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |