JPH06101532B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH06101532B2 JPH06101532B2 JP61259020A JP25902086A JPH06101532B2 JP H06101532 B2 JPH06101532 B2 JP H06101532B2 JP 61259020 A JP61259020 A JP 61259020A JP 25902086 A JP25902086 A JP 25902086A JP H06101532 B2 JPH06101532 B2 JP H06101532B2
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- JP
- Japan
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- wiring
- integrated circuit
- circuit device
- aluminum
- semiconductor integrated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/43—Layouts of interconnections
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置に関し、特に、アルミ配線
のスライドおよびパッシベーションクラックを防ぐため
の半導体集積回路装置を構成する素子の配置に関するも
のである。
のスライドおよびパッシベーションクラックを防ぐため
の半導体集積回路装置を構成する素子の配置に関するも
のである。
第２図は、例えば特願昭54−144176号に記載されている
従来の半導体集積回路装置における幅の広いアルミ配線
部の図である。第２図において、１はアルミの電源配線
部、２はアルミのグランド配線部、３は電源配線部１お
よびグランド配線部２に切り込まれたスリットである。
従来の半導体集積回路装置における幅の広いアルミ配線
部の図である。第２図において、１はアルミの電源配線
部、２はアルミのグランド配線部、３は電源配線部１お
よびグランド配線部２に切り込まれたスリットである。
このような半導体集積回路装置においては、装置をモー
ルドパッケージに収める場合、モールドから収縮応力が
加わり、これをスリット３が吸収し、アルミ配線のスラ
イド（以下「アルミ配線スライド」という）を低減す
る。また、スリット数を増せばアルミ配線スライドを起
こしにくいことが知られている。しかし、スリット３を
有するということは、アルミ配線スライドの対策には良
いが、同一配線幅のスリットのない配線部と比較した場
合に実効的な配線幅が細くなるために電流密度が増加す
るという点において不利である。
ルドパッケージに収める場合、モールドから収縮応力が
加わり、これをスリット３が吸収し、アルミ配線のスラ
イド（以下「アルミ配線スライド」という）を低減す
る。また、スリット数を増せばアルミ配線スライドを起
こしにくいことが知られている。しかし、スリット３を
有するということは、アルミ配線スライドの対策には良
いが、同一配線幅のスリットのない配線部と比較した場
合に実効的な配線幅が細くなるために電流密度が増加す
るという点において不利である。
このように、従来の半導体集積回路装置では、電流密度
が同じであるスリットなしの配線部と比較すると、電源
配線部１およびグランド配線部２の配線幅をより広く取
らなくてはならない。また、このスリット３のため、配
線部1,2の下部に任意の点に、外部ピンに対してドライ
ブする出力バッファトランジスタを形成することができ
ないので、半導体集積回路装置の面積が大きくなるとい
う欠点がある。さらに、電流密度の増加を押さえるため
にスリット３の互いの距離を大きく取ると、アルミ配線
スライドを起こし易い。
が同じであるスリットなしの配線部と比較すると、電源
配線部１およびグランド配線部２の配線幅をより広く取
らなくてはならない。また、このスリット３のため、配
線部1,2の下部に任意の点に、外部ピンに対してドライ
ブする出力バッファトランジスタを形成することができ
ないので、半導体集積回路装置の面積が大きくなるとい
う欠点がある。さらに、電流密度の増加を押さえるため
にスリット３の互いの距離を大きく取ると、アルミ配線
スライドを起こし易い。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、面積効率が向上し、スリットが
なくてもアルミ配線スライド等が生じることのない半導
体集積回路装置を得ることにある。
の目的とするところは、面積効率が向上し、スリットが
なくてもアルミ配線スライド等が生じることのない半導
体集積回路装置を得ることにある。
このような目的を達成するために本発明は、半導体基板
上に設けられた配線部の下層に凹凸面が形成されるよう
に配線部の配線方向に沿ってトランジスタのゲートを形
成するようにしたものである。
上に設けられた配線部の下層に凹凸面が形成されるよう
に配線部の配線方向に沿ってトランジスタのゲートを形
成するようにしたものである。
また別の発明として、２層アルミの製造工程で製造した
第２アルミを配線部となし、この配線部とトランジスタ
のソースとをスルーホールを経由して接続するようにし
たものである。
第２アルミを配線部となし、この配線部とトランジスタ
のソースとをスルーホールを経由して接続するようにし
たものである。
さらに別の発明として、半導体基板上に設けられた配線
部と半導体基板又はウェルとをスルーホールを経由した
バルクコンタクトを通して接続すると共に、配線部の下
層のスルーホール又はコンタクトホールが凹凸面を形成
するようにしたものである。
部と半導体基板又はウェルとをスルーホールを経由した
バルクコンタクトを通して接続すると共に、配線部の下
層のスルーホール又はコンタクトホールが凹凸面を形成
するようにしたものである。
本発明における半導体集積回路装置は、モールドパッケ
ージに収める場合、モールドから収縮応力が加わって
も、配線部の下層にある出力バッファトランジスタのゲ
ートしくはスルーホール等のために配線部は固定され、
アルミ配線スライドが起こらない。しかも面積効率は向
上し、電流密度を押さえることもできる。
ージに収める場合、モールドから収縮応力が加わって
も、配線部の下層にある出力バッファトランジスタのゲ
ートしくはスルーホール等のために配線部は固定され、
アルミ配線スライドが起こらない。しかも面積効率は向
上し、電流密度を押さえることもできる。
本発明に係わる半導体集積回路装置の一実施例を第１図
に示す。第１図は、半導体集積回路装置内に２層アルミ
製造工程で製造された相補形半導体集積回路装置の出力
バッファを配設した場合を示す平面図である。第１図に
おいて、１は２層アルミ製造工程で製造された第２アル
ミの電源配線部、２は第２アルミのグランド配線部、４
は電源配線部１もしくはグランド配線部２の下層に配線
方向に沿って伸びる出力バッファトランジスタのゲー
ト、５は上記出力バッファトランジスタのソース（図示
せず）に電力を供給するために第１アルミと第２アルミ
を接続し且つ第１アルミと拡散領域部とを接続するスル
ーホール及びコンタクト、６は出力バッファトランジス
タが存在しない場合に半導体基板またはウェルに電力を
供給するためのスルーホール及びバルクコンタクトであ
る。
に示す。第１図は、半導体集積回路装置内に２層アルミ
製造工程で製造された相補形半導体集積回路装置の出力
バッファを配設した場合を示す平面図である。第１図に
おいて、１は２層アルミ製造工程で製造された第２アル
ミの電源配線部、２は第２アルミのグランド配線部、４
は電源配線部１もしくはグランド配線部２の下層に配線
方向に沿って伸びる出力バッファトランジスタのゲー
ト、５は上記出力バッファトランジスタのソース（図示
せず）に電力を供給するために第１アルミと第２アルミ
を接続し且つ第１アルミと拡散領域部とを接続するスル
ーホール及びコンタクト、６は出力バッファトランジス
タが存在しない場合に半導体基板またはウェルに電力を
供給するためのスルーホール及びバルクコンタクトであ
る。
本装置においては、出力バッファトランジスタを電流配
線部１およびグランド配線部２の下層に形成できるよう
になったため面積が小さくて済み、電源配線部１および
グランド配線部２が下層のゲート４のため凹凸状態の上
を配線され、しかもスルーホール及びコンタクト5,スル
ーホール及びバルクコンタクト６のため下層と固定され
ると共に、電源配線部１およびグランド配線部２は凹凸
状態となるので、スリットがなくてもアルミ配線スライ
ドを起こさなくなる。そして、電源配線部１およびグラ
ンド配線部２のアルミにスリットをいれないため電流密
度を低く押さえることができ、しかもバルクコンタクト
があるため半導体基板およびウェルの電位を安定させる
ことが可能になった。
線部１およびグランド配線部２の下層に形成できるよう
になったため面積が小さくて済み、電源配線部１および
グランド配線部２が下層のゲート４のため凹凸状態の上
を配線され、しかもスルーホール及びコンタクト5,スル
ーホール及びバルクコンタクト６のため下層と固定され
ると共に、電源配線部１およびグランド配線部２は凹凸
状態となるので、スリットがなくてもアルミ配線スライ
ドを起こさなくなる。そして、電源配線部１およびグラ
ンド配線部２のアルミにスリットをいれないため電流密
度を低く押さえることができ、しかもバルクコンタクト
があるため半導体基板およびウェルの電位を安定させる
ことが可能になった。
以上説明したように本発明は、配線部の下層に配線方向
に沿って出力バッファトランジスタのゲートを形成した
ことにより、上記ゲートの凹凸状態の上を配線されるこ
とにより配線部も凹凸状態となるので、モールドパッケ
ージに収める場合でもモールドからの収縮応力を分散さ
せるためアルミ配線スライドおよびパッシベーションク
ラックが生じることがなく、また面積効率が向上し、さ
らに電流密度を低く押さえることができる効果がある。
に沿って出力バッファトランジスタのゲートを形成した
ことにより、上記ゲートの凹凸状態の上を配線されるこ
とにより配線部も凹凸状態となるので、モールドパッケ
ージに収める場合でもモールドからの収縮応力を分散さ
せるためアルミ配線スライドおよびパッシベーションク
ラックが生じることがなく、また面積効率が向上し、さ
らに電流密度を低く押さえることができる効果がある。
また、第２アルミの配線部と出力バッファトランジスタ
のソースとをスルーホールを経由して接続したことによ
り、又は配線部と半導体基板又はウェルとをスルーホー
ルを経由したバルクコンタクトを通して接続しコンタク
トホール又はスルーホールによる凹凸面を形成するよう
にしたことにより、配線部が下層に固定されると共に凹
凸状態となるので、上記と同様にアルミ配線のスライド
及びパッシベーションクラックを防ぎ、面積効率が向上
して電流密度を低く押さえる効果がある。
のソースとをスルーホールを経由して接続したことによ
り、又は配線部と半導体基板又はウェルとをスルーホー
ルを経由したバルクコンタクトを通して接続しコンタク
トホール又はスルーホールによる凹凸面を形成するよう
にしたことにより、配線部が下層に固定されると共に凹
凸状態となるので、上記と同様にアルミ配線のスライド
及びパッシベーションクラックを防ぎ、面積効率が向上
して電流密度を低く押さえる効果がある。
第１図は本発明に係わる半導体集積回路装置の一実施例
を示す平面図、第２図は従来の半導体集積回路装置を示
す平面図である。 １……電源配線部、２……グランド配線部、４……ゲー
ト、５……スルーホール及びコンタクト、６……スルー
ホール及びバルクコンタクト。
を示す平面図、第２図は従来の半導体集積回路装置を示
す平面図である。 １……電源配線部、２……グランド配線部、４……ゲー
ト、５……スルーホール及びコンタクト、６……スルー
ホール及びバルクコンタクト。
Claims (3)
- 【請求項１】半導体基板上に設けられた配線部の下層に
凹凸面が形成されるように前記配線部の配線方向に沿っ
てトランジスタのゲートを形成したことを特徴とする半
導体集積回路装置。 - 【請求項２】配線部を２層アルミの製造工程で製造した
第２アルミによって形成し、この配線部とトランジスタ
のソースとをスルーホールを経由して接続したことを特
徴とする特許請求の範囲第１項記載の半導体集積回路装
置。 - 【請求項３】半導体基板上に設けられた配線部と半導体
基板又はウェルとをスルーホールを経由したバルクコン
タクトを通して接続すると共に、前記配線部の下層のス
ルーホール又はコンタクトホールが凹凸面を形成してい
ることを特徴とする半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259020A JPH06101532B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路装置 |
| US07/106,880 US4908690A (en) | 1986-10-29 | 1987-10-13 | Semiconductor integrated circuit device with high reliability wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61259020A JPH06101532B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63111661A JPS63111661A (ja) | 1988-05-16 |
| JPH06101532B2 true JPH06101532B2 (ja) | 1994-12-12 |
Family
ID=17328233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61259020A Expired - Lifetime JPH06101532B2 (ja) | 1986-10-29 | 1986-10-29 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4908690A (ja) |
| JP (1) | JPH06101532B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0750708B2 (ja) * | 1989-04-26 | 1995-05-31 | 株式会社東芝 | 半導体装置 |
| JPH03142934A (ja) * | 1989-10-30 | 1991-06-18 | Mitsubishi Electric Corp | 半導体集積回路装置の配線接続構造 |
| JPH07123101B2 (ja) * | 1990-09-14 | 1995-12-25 | 株式会社東芝 | 半導体装置 |
| JPH05136136A (ja) * | 1991-09-11 | 1993-06-01 | Yamaha Corp | 半導体装置 |
| US5504375A (en) * | 1992-03-02 | 1996-04-02 | International Business Machines Corporation | Asymmetric studs and connecting lines to minimize stress |
| JP2006310508A (ja) * | 2005-04-28 | 2006-11-09 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851425B2 (ja) * | 1975-08-22 | 1983-11-16 | 株式会社日立製作所 | ハンドウタイソウチ |
| JPS5667937A (en) * | 1979-11-07 | 1981-06-08 | Nec Corp | Semiconductor system |
| JPS5986253A (ja) * | 1982-11-02 | 1984-05-18 | Fujitsu Ltd | 半導体集積回路 |
| JPS59121853A (ja) * | 1982-12-27 | 1984-07-14 | Toshiba Corp | 半導体装置 |
| JPS61225837A (ja) * | 1985-03-29 | 1986-10-07 | Fujitsu Ltd | 半導体装置の層間接続方法 |
-
1986
- 1986-10-29 JP JP61259020A patent/JPH06101532B2/ja not_active Expired - Lifetime
-
1987
- 1987-10-13 US US07/106,880 patent/US4908690A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63111661A (ja) | 1988-05-16 |
| US4908690A (en) | 1990-03-13 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term |