JPH05206268A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05206268A JPH05206268A JP29690291A JP29690291A JPH05206268A JP H05206268 A JPH05206268 A JP H05206268A JP 29690291 A JP29690291 A JP 29690291A JP 29690291 A JP29690291 A JP 29690291A JP H05206268 A JPH05206268 A JP H05206268A
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- JP
- Japan
- Prior art keywords
- pellet
- pellets
- semiconductor substrate
- corners
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 12
- 239000008188 pellet Substances 0.000 abstract description 33
- 239000011521 glass Substances 0.000 abstract description 4
- 239000011159 matrix material Substances 0.000 abstract description 3
- 230000006378 damage Effects 0.000 abstract description 2
- 238000005530 etching Methods 0.000 abstract 3
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
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- Dicing (AREA)
Abstract
(57)【要約】
【目的】半導体ウェハーから個々のぺレットに分離し、
ガラス板からはずす際、ペレットがバラバラに重なって
も、ペレットどうしが傷つけあう事を防止する。 【構成】ペレットの４つの隅部（コーナー）を曲率半径
２０μｍ〜１００μｍの円弧状にする。
ガラス板からはずす際、ペレットがバラバラに重なって
も、ペレットどうしが傷つけあう事を防止する。 【構成】ペレットの４つの隅部（コーナー）を曲率半径
２０μｍ〜１００μｍの円弧状にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特
に半導体装置（以下、ペレット、という）の半導体基板
の平面形状に関する。
に半導体装置（以下、ペレット、という）の半導体基板
の平面形状に関する。
【０００２】
【従来の技術】従来の半導体基板の裏面に金属層が設け
られている構造のＩＣ，トランジスタ等のペレットにお
いては、この半導体基板は直角の４つの隅部を有する四
辺形の平面形状であった。
られている構造のＩＣ，トランジスタ等のペレットにお
いては、この半導体基板は直角の４つの隅部を有する四
辺形の平面形状であった。
【０００３】パワートラジスタやＩＣにおいて、その熱
抵抗の低減の為、半導体基板の厚みを例えば２５μｍと
薄くし、裏面に３０μｍの厚さの金属層をつけた構造
（ＰＨＳ構造と称する）、また、ボンディング線による
接地インダクタンスの低減の為、半導体基板に例えば一
辺が１００μｍの正方形の穴を貫通させ、この穴を通し
て表面の接地をとる構造（Ｖｉａ−ｈｏｌｅ構造と称す
る）をもつＩＣ，トランジスタにおいては、半導体ウェ
ハーの表面をガラス板に貼りつけ、この半導体ウェハー
のペレット部のみの裏面に例えば３０μｍの厚さの金属
層を形成し、この金属層をマスクとして半導体ウェハー
のエッチカット部をドライエッチングし、その後、ハク
リ液等を用いてガラス板から残余するペレット部すなわ
ちペレットをはがして個片のペレットを製造する。
抵抗の低減の為、半導体基板の厚みを例えば２５μｍと
薄くし、裏面に３０μｍの厚さの金属層をつけた構造
（ＰＨＳ構造と称する）、また、ボンディング線による
接地インダクタンスの低減の為、半導体基板に例えば一
辺が１００μｍの正方形の穴を貫通させ、この穴を通し
て表面の接地をとる構造（Ｖｉａ−ｈｏｌｅ構造と称す
る）をもつＩＣ，トランジスタにおいては、半導体ウェ
ハーの表面をガラス板に貼りつけ、この半導体ウェハー
のペレット部のみの裏面に例えば３０μｍの厚さの金属
層を形成し、この金属層をマスクとして半導体ウェハー
のエッチカット部をドライエッチングし、その後、ハク
リ液等を用いてガラス板から残余するペレット部すなわ
ちペレットをはがして個片のペレットを製造する。
【０００４】図３は従来技術の半導体ウェハー３０を示
す。マトリックス状に配列された多数のペレット部１２
はそれぞれ格子状のエッチカット部１１によって囲まれ
ている。各ペレット部１２は直角の４つの隅部１９を有
する４つの直線辺２０による四辺形の平面形状であり、
その表面にはＩＣ，トランジスタ等のパターンを形成し
た領域１３を有し、一方その裏面にはペレット部と同一
形状に上記金属層（図示せず）がパターニングされてい
る。
す。マトリックス状に配列された多数のペレット部１２
はそれぞれ格子状のエッチカット部１１によって囲まれ
ている。各ペレット部１２は直角の４つの隅部１９を有
する４つの直線辺２０による四辺形の平面形状であり、
その表面にはＩＣ，トランジスタ等のパターンを形成し
た領域１３を有し、一方その裏面にはペレット部と同一
形状に上記金属層（図示せず）がパターニングされてい
る。
【０００５】
【発明が解決しようとする課題】上記方法の場合、ペレ
ットをガラス板からはずす際にペレットがバラバラに重
なりあい、このため従来技術のペレットは４つの隅部が
直角であるから、ペレットどうしが傷をつけあうという
不都合が生じていた。
ットをガラス板からはずす際にペレットがバラバラに重
なりあい、このため従来技術のペレットは４つの隅部が
直角であるから、ペレットどうしが傷をつけあうという
不都合が生じていた。
【０００６】
【課題を解決するための手段】本発明の特徴は、半導体
基板の裏面の全面に金属層が形成されており表面にＩ
Ｃ、トランジスタ等が形成されている半導体装置に於
て、前記半導体基板の４つの隅部の形状は曲率半径が２
０μｍ〜１００μｍの円弧状となっている半導体装置に
ある。
基板の裏面の全面に金属層が形成されており表面にＩ
Ｃ、トランジスタ等が形成されている半導体装置に於
て、前記半導体基板の４つの隅部の形状は曲率半径が２
０μｍ〜１００μｍの円弧状となっている半導体装置に
ある。
【０００７】
【実施例】図１は本発明の一実施例のペレット１２を示
す平面図（Ａ）および側面図（Ｂ）であり、図２は一実
施例のペレットを得る半導体ウェハー４０の平面図であ
る。
す平面図（Ａ）および側面図（Ｂ）であり、図２は一実
施例のペレットを得る半導体ウェハー４０の平面図であ
る。
【０００８】図１に示す様に、ペレット１２の半導体基
板の裏面１７の全面に金属層１８が形成されており表面
１６のパターンが形成される領域１３にはＩＣ，トラン
ジスタ等が形成されている。半導体基板は４つの隅部１
５の形状が曲率半径が２０μｍ〜１００μｍ、ここでは
３０μｍの円弧状となっている４つの直線辺１４からな
る四辺平面形状である。尚Ｖｉａ−ｈｏｌｅ等は図示を
省略している。
板の裏面１７の全面に金属層１８が形成されており表面
１６のパターンが形成される領域１３にはＩＣ，トラン
ジスタ等が形成されている。半導体基板は４つの隅部１
５の形状が曲率半径が２０μｍ〜１００μｍ、ここでは
３０μｍの円弧状となっている４つの直線辺１４からな
る四辺平面形状である。尚Ｖｉａ−ｈｏｌｅ等は図示を
省略している。
【０００９】図２を参照すると、半導体ウェハー４０に
おいて、図１のペレット１２となるペレット部１２の多
数個がマトリックス状に配列され、各々が格子状のエッ
チカット部１１によって囲まれている。表面における領
域１２は辺１４より、すなわちエッチカット部１１より
３０μｍ内側に位置している。厚い、例えば膜厚３０μ
ｍの金属膜１８（図２では図示を省略）はペレット部１
２の裏面全面のみに、すなわちエッチカット部１１の裏
面を除いて、ペレット部１２と同一形状に半導体ウェハ
ーの裏面にパターニング形状形成されている。この半導
体ウェハーから図３と同様な方法で図１の半導体ペレッ
トを得る。
おいて、図１のペレット１２となるペレット部１２の多
数個がマトリックス状に配列され、各々が格子状のエッ
チカット部１１によって囲まれている。表面における領
域１２は辺１４より、すなわちエッチカット部１１より
３０μｍ内側に位置している。厚い、例えば膜厚３０μ
ｍの金属膜１８（図２では図示を省略）はペレット部１
２の裏面全面のみに、すなわちエッチカット部１１の裏
面を除いて、ペレット部１２と同一形状に半導体ウェハ
ーの裏面にパターニング形状形成されている。この半導
体ウェハーから図３と同様な方法で図１の半導体ペレッ
トを得る。
【００１０】
【発明の効果】本発明では、ペレット（部）１２の４つ
のコーナーには曲率半径２０μｍから１００μｍの円弧
が形成されているから、このペレットをガラス板からは
ずし、バラバラに重なりあっても、ペレットどうしが傷
をつけあうことは大幅に減少する。
のコーナーには曲率半径２０μｍから１００μｍの円弧
が形成されているから、このペレットをガラス板からは
ずし、バラバラに重なりあっても、ペレットどうしが傷
をつけあうことは大幅に減少する。
【図１】本発明の一実施例のペレットを示す平面図
（Ａ）、断面図（Ｂ）。
（Ａ）、断面図（Ｂ）。
【図２】本発明の一実施例の半導体ウェハーを示す平面
図。
図。
【図３】従来技術の半導体ウェハーを示す平面図。
１１ エッチカット部 １２ ペレット（部） １３ パターンが形成される部分 １４、２０ ペレットの直線辺 １５、１９ ペレットの隅部（コーナー） １６ 表面 １７ 裏面 １８ 金属層 ３０、４０ 半導体ウェハー
Claims (1)
- 【請求項１】 半導体基板の裏面の全面に金属層が形成
されており表面にＩＣ、トランジスタ等が形成されてい
る半導体装置に於て、前記半導体基板の４つの隅部の形
状は曲率半径が２０μｍ〜１００μｍの円弧状となって
いる事を特徴する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690291A JPH05206268A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29690291A JPH05206268A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206268A true JPH05206268A (ja) | 1993-08-13 |
Family
ID=17839639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29690291A Pending JPH05206268A (ja) | 1991-11-13 | 1991-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206268A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521120A (ja) * | 2000-01-26 | 2003-07-08 | トル−シ・テクノロジーズ・インコーポレイテッド | ドライエッチングを用いた半導体ウェーハのシンニング及びダイシング、並びに半導体チップの底部のエッジ及び角を丸める方法 |
| US6933211B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5116869A (en) * | 1974-08-02 | 1976-02-10 | Hitachi Ltd | Handotaisochino seizoho |
| JPH02240975A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 化合物半導体発光装置及びその製造方法 |
-
1991
- 1991-11-13 JP JP29690291A patent/JPH05206268A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835770A (ja) * | 1971-09-03 | 1973-05-26 | ||
| JPS5116869A (en) * | 1974-08-02 | 1976-02-10 | Hitachi Ltd | Handotaisochino seizoho |
| JPH02240975A (ja) * | 1989-03-14 | 1990-09-25 | Toshiba Corp | 化合物半導体発光装置及びその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003521120A (ja) * | 2000-01-26 | 2003-07-08 | トル−シ・テクノロジーズ・インコーポレイテッド | ドライエッチングを用いた半導体ウェーハのシンニング及びダイシング、並びに半導体チップの底部のエッジ及び角を丸める方法 |
| US6933211B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
| US6933606B2 (en) | 2002-10-17 | 2005-08-23 | Kabushiki Kaisha Toshiba | Semiconductor device whose semiconductor chip has chamfered backside surface edges and method of manufacturing the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980623 |