JPS6180824A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6180824A JPS6180824A JP59202688A JP20268884A JPS6180824A JP S6180824 A JPS6180824 A JP S6180824A JP 59202688 A JP59202688 A JP 59202688A JP 20268884 A JP20268884 A JP 20268884A JP S6180824 A JPS6180824 A JP S6180824A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- metal
- exposed
- etching
- metals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路等の半導体装置の製造方法、特に電極
などｆ二用いるアルミニクム′Ｊどのメタルのフォトリ
ソグラフィ技術によるバターニング方法に関するもので
ある。
などｆ二用いるアルミニクム′Ｊどのメタルのフォトリ
ソグラフィ技術によるバターニング方法に関するもので
ある。
従来、Ａｔ等のメタルの微細バターニング方法として、
■リフトオフ法、■化学エッチ法が用いられている。こ
れらについて以下孟：説明する。
■リフトオフ法、■化学エッチ法が用いられている。こ
れらについて以下孟：説明する。
■リフトオフ法
第３図に示すようｇ：、シリコン基板１上に、フォトリ
ソグラフィ技術により、フォトレジスト２のパターンを
形成する（図Ａ）。次Ｃ：、この上（：、真空蒸着法等
により、全面にＡｔ等のメタル５を付着させる（図Ｂ）
。次に、レジストはくり液等により、フォトレジスト２
を除去し、同時にフォトレジスト膜上のＡｔ等のメタル
３も除去する。
ソグラフィ技術により、フォトレジスト２のパターンを
形成する（図Ａ）。次Ｃ：、この上（：、真空蒸着法等
により、全面にＡｔ等のメタル５を付着させる（図Ｂ）
。次に、レジストはくり液等により、フォトレジスト２
を除去し、同時にフォトレジスト膜上のＡｔ等のメタル
３も除去する。
その結果、図ＣのようにＡｔ等のメタル３が所望のパタ
ーンになっている。
ーンになっている。
ところが、第４図のように、Ａｔ等のメタル５がフォト
レジスト２を完全にカバーしてしまうことがあり、この
場合フォトレジスト膜がフォトレジストばくり液と接融
しないため、フォトレジスト２が完全（二除去できない
場合があり、Ａｔ等メタル間でショートが生じ易い欠点
がある。
レジスト２を完全にカバーしてしまうことがあり、この
場合フォトレジスト膜がフォトレジストばくり液と接融
しないため、フォトレジスト２が完全（二除去できない
場合があり、Ａｔ等メタル間でショートが生じ易い欠点
がある。
■化学エッチ法
第２図に示すように、まずシリコン基板１上（二全面に
真空蒸着法によりＡｔ等のメタル３を付着する（図Ａ）
。次に、フォトリソグラフィ技術１：よりフォトレジス
ト２のパターンを形成する（図Ｂ）。次に、Ａｔ等のメ
タル３の露出部を化学エッチ（リン酸等によるクエット
エッチ又はＣＣｔ。
真空蒸着法によりＡｔ等のメタル３を付着する（図Ａ）
。次に、フォトリソグラフィ技術１：よりフォトレジス
ト２のパターンを形成する（図Ｂ）。次に、Ａｔ等のメ
タル３の露出部を化学エッチ（リン酸等によるクエット
エッチ又はＣＣｔ。
ガス等によるドライエッチ）（二より除去する（図Ｃ）
ｏ最後（＝、フォトレジスト２を除去し、Ａｔ等のメタ
ル３の所望のパターンを得る（図Ｄ）。
ｏ最後（＝、フォトレジスト２を除去し、Ａｔ等のメタ
ル３の所望のパターンを得る（図Ｄ）。
ところが、第５図に示すように、エツチング時間を長く
しすぎると、フォトレジスト２直下のＡｔ等のメタル５
もサイドエッチされる。したがって、化学エッチ法では
、エツチングの制御が難しく、エツチングしすぎるとＡ
Ｉ等の線幅が細くなり、所望の幅を得られないばかりか
、ひどい場合は、Ａｔ等のメタルが断線する。
しすぎると、フォトレジスト２直下のＡｔ等のメタル５
もサイドエッチされる。したがって、化学エッチ法では
、エツチングの制御が難しく、エツチングしすぎるとＡ
Ｉ等の線幅が細くなり、所望の幅を得られないばかりか
、ひどい場合は、Ａｔ等のメタルが断線する。
〔発明が解決しようとする問題点」
本発明は上述のリフトオフ法及び化学エッチ法における
欠点を解消し、Ａｔ等のメタルの微細加工を可能にしよ
うとするものである。
欠点を解消し、Ａｔ等のメタルの微細加工を可能にしよ
うとするものである。
本発明においては、シリコン等の集積回路の製造工程に
おいて、次の■〜のの工程を有する。
おいて、次の■〜のの工程を有する。
■ シリコン基数上に、フォトリソグラフィ技術により
、第１のフォトレジストのパターンを形成する。
、第１のフォトレジストのパターンを形成する。
■ その上に、真空蒸着法等により、全面にＡｔ等のメ
タルを付着する。
タルを付着する。
＠サラＬ：その上ｌ二、スピンオフ法等により、表面が
ほぼ平坦になるように第２のフォトレジスト膜を塗布す
る。
ほぼ平坦になるように第２のフォトレジスト膜を塗布す
る。
■ このフォトレジスト膜をＡｔ等のメタルの表面が露
出するまでエツチングする。
出するまでエツチングする。
■ ■で露出したＡｔ等のメタルをリン酸等で工 １
ツテングする。
ツテングする。
の 最後にフォトレジスト膜を全て除去し、所望のＡ１
等のメタルのパターンを得る。
等のメタルのパターンを得る。
本発明では、フォトレジスト上のＡｔ等のメタルを先ず
完全に除去し、その後、露出しているフォトレジストが
除去されるから、フォトレジスト及びフォトレジスト上
（：付着していたＡ１等のメタルが残存する可能性は殆
んどなくなる。
完全に除去し、その後、露出しているフォトレジストが
除去されるから、フォトレジスト及びフォトレジスト上
（：付着していたＡ１等のメタルが残存する可能性は殆
んどなくなる。
また、シリコン基板上に残存させるべきＡｔ等のメタル
は、上部２両サイド共Ｃニフォトレジストで囲まれてい
るため、アルミ等のメタルのエッチャントと接触するこ
とがない。したがって、化学エッチ法で問題となる過剰
エツチングの現象が起こり得ない。
は、上部２両サイド共Ｃニフォトレジストで囲まれてい
るため、アルミ等のメタルのエッチャントと接触するこ
とがない。したがって、化学エッチ法で問題となる過剰
エツチングの現象が起こり得ない。
第１図１＝おいて、図Ａでシリコン基板１上にフォトリ
ソグラフィ技術により、フォトレジスト２のパターンを
形成し、図Ｂにおいて、真空蒸着法等により全面にＡ１
３を付着する。つづいて、図Ｃにおいて、スピンオン法
等によってフォトレジスト膜４を塗布する。このときフ
ォトレジスト膜４の表面は平坦になっていることが望ま
しい。次に、図Ｄ（二おいて、ＣＦ、ガスを用いたドラ
イ・エツチング法等によってフォトンシスト４を、Ａ１
５の表面が露出するまでエツチングする。次に、図Ｅに
３いて、露出したＡ１５ ’２ ！ｊン酸酸等開用てエ
ツチングする。そして最後に図Ｆに示すよう（二、フォ
トレジスト２，４を全てレジストはくり液等（二より除
去する。
ソグラフィ技術により、フォトレジスト２のパターンを
形成し、図Ｂにおいて、真空蒸着法等により全面にＡ１
３を付着する。つづいて、図Ｃにおいて、スピンオン法
等によってフォトレジスト膜４を塗布する。このときフ
ォトレジスト膜４の表面は平坦になっていることが望ま
しい。次に、図Ｄ（二おいて、ＣＦ、ガスを用いたドラ
イ・エツチング法等によってフォトンシスト４を、Ａ１
５の表面が露出するまでエツチングする。次に、図Ｅに
３いて、露出したＡ１５ ’２ ！ｊン酸酸等開用てエ
ツチングする。そして最後に図Ｆに示すよう（二、フォ
トレジスト２，４を全てレジストはくり液等（二より除
去する。
以上、Ａｌｌ二ついて実施例開示したが、本発明はシリ
コン集積回路等の千六を体装置に用いる他の種々のメタ
ル、例えばＭｏ 、 Ｗ 、 Ａｔａ等に広く適用でき
る。
コン集積回路等の千六を体装置に用いる他の種々のメタ
ル、例えばＭｏ 、 Ｗ 、 Ａｔａ等に広く適用でき
る。
本発明（二よれば、上述のようにフォトレジスト上のＡ
１等のメタル３先ず完全に除去しく第１図り、Ｅ）、そ
の後、露出しているフォトレジストを除去するため、フ
ォトレジスト及びフォトレジスト上に付着していたＡｔ
等のメタルが残存することがないので、Ａｔ等のメタル
間のショートの恐れがなくなる。また、残存させるべき
Ａｔ等のメタルは上部９両サイド共（ニフオトレジスト
で囲まれ保護され、Ａｔ等のエッチャントと接触するこ
とがなく、化学エソｙ′″法で問題となる過剰エツチン
グの現象が生じない。したがって、化学エッチ法の欠点
であるＡｔ等のメタルの線幅が細くなったり、最悪のケ
ースで断線するというようなことは起こらない。以上の
結果、本発明（二よればシリコン集積回路等の千４体装
置の製造に益するところ大である。
１等のメタル３先ず完全に除去しく第１図り、Ｅ）、そ
の後、露出しているフォトレジストを除去するため、フ
ォトレジスト及びフォトレジスト上に付着していたＡｔ
等のメタルが残存することがないので、Ａｔ等のメタル
間のショートの恐れがなくなる。また、残存させるべき
Ａｔ等のメタルは上部９両サイド共（ニフオトレジスト
で囲まれ保護され、Ａｔ等のエッチャントと接触するこ
とがなく、化学エソｙ′″法で問題となる過剰エツチン
グの現象が生じない。したがって、化学エッチ法の欠点
であるＡｔ等のメタルの線幅が細くなったり、最悪のケ
ースで断線するというようなことは起こらない。以上の
結果、本発明（二よればシリコン集積回路等の千４体装
置の製造に益するところ大である。
第１図Ａ−Ｆは本発明の一実施例の工゛程図、第２１Ｖ
Ａ−Ｄは従来の化学エッチ法の工程図、第５図Ａ−Ｃは
従来のリットオフ法の工程図、第４図及び第５図は、そ
れぞれ従来のリフトオフ法及び化学エツｙ−法の欠点な
示す説明図。 １・・・シリコン基板
Ａ−Ｄは従来の化学エッチ法の工程図、第５図Ａ−Ｃは
従来のリットオフ法の工程図、第４図及び第５図は、そ
れぞれ従来のリフトオフ法及び化学エツｙ−法の欠点な
示す説明図。 １・・・シリコン基板
Claims (1)
- 半導体基板上に第１のフォトレジストのパターンをフ
ォトリソグラフィ技術により形成する工程と、該フォト
レジストのパターンを含む半導体基板上の全面にメタル
層を形成する工程と、第２のフォトレジスト膜を上面に
塗布する工程と、該第２のフォトレジスト膜を前記メタ
ル層の表面が露出するまでエッチングする工程と、該露
出したメタル層をエッチングして除去する工程と、残存
する第１のフォトレジスト及び第２のフォトレジスト膜
を全て除去する工程とを順に備えることを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202688A JPS6180824A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59202688A JPS6180824A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6180824A true JPS6180824A (ja) | 1986-04-24 |
Family
ID=16461504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59202688A Pending JPS6180824A (ja) | 1984-09-27 | 1984-09-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6180824A (ja) |
-
1984
- 1984-09-27 JP JP59202688A patent/JPS6180824A/ja active Pending
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