JPH05206453A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05206453A JPH05206453A JP1227092A JP1227092A JPH05206453A JP H05206453 A JPH05206453 A JP H05206453A JP 1227092 A JP1227092 A JP 1227092A JP 1227092 A JP1227092 A JP 1227092A JP H05206453 A JPH05206453 A JP H05206453A
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- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
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Abstract
(57)【要約】
【目的】 ホットキャリア耐性の優れたゲート絶縁膜を
形成する。 【構成】 炭素原子と、窒素、フッ素および塩素のうち
少なくとも１種以上の原子とを含む酸化膜を用いる。こ
のようなゲート酸化膜は、半導体基板２を熱酸化する際
の雰囲気ガス中に炭素を含んだ化合物および窒素原子や
ハロゲン原子を含んだ化合物を混在させることで形成さ
れる。
形成する。 【構成】 炭素原子と、窒素、フッ素および塩素のうち
少なくとも１種以上の原子とを含む酸化膜を用いる。こ
のようなゲート酸化膜は、半導体基板２を熱酸化する際
の雰囲気ガス中に炭素を含んだ化合物および窒素原子や
ハロゲン原子を含んだ化合物を混在させることで形成さ
れる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ集積回路等の半導
体装置に関し、特にゲート絶縁膜の形成に関する。
体装置に関し、特にゲート絶縁膜の形成に関する。
【０００２】
【従来の技術】従来よりこの種の半導体装置について、
デバイススケーリングにおける主要な制約の１つとして
されているものにホット・キャリアによるデバイスの経
時変化および信頼性の問題がある。例えば最小加工線幅
が１ミクロン以下の、いわゆるサブミクロンデバイスで
は、高ドレイン電界領域において衝突電離により発生す
るホット・キャリアのゲート酸化膜への注入がデバイス
特性を劣化させる。これは、このような酸化膜中に電子
トラップやホールトラップが、また酸化膜−シリコン
（Ｓｉ）界面には電子やホールのトラップとなる界面準
位が多く存在するためで、ＭＯＳＦＥＴではホット・キ
ャリアトラッピングの影響を強く受けてオン電流が徐々
に低下したり、低電圧駆動時の動作が緩慢になったりす
る。
デバイススケーリングにおける主要な制約の１つとして
されているものにホット・キャリアによるデバイスの経
時変化および信頼性の問題がある。例えば最小加工線幅
が１ミクロン以下の、いわゆるサブミクロンデバイスで
は、高ドレイン電界領域において衝突電離により発生す
るホット・キャリアのゲート酸化膜への注入がデバイス
特性を劣化させる。これは、このような酸化膜中に電子
トラップやホールトラップが、また酸化膜−シリコン
（Ｓｉ）界面には電子やホールのトラップとなる界面準
位が多く存在するためで、ＭＯＳＦＥＴではホット・キ
ャリアトラッピングの影響を強く受けてオン電流が徐々
に低下したり、低電圧駆動時の動作が緩慢になったりす
る。
【０００３】このような問題に対する対策として、従
来、特開平１−３７０２７号公報に記載されるように酸
化膜をアンモニアガスで熱窒化しさらに酸化性ガスで酸
化する技術や、特開平３−１１９７３１号公報に記載さ
れるように酸化膜に接するＳｉ表面に炭素を含有させる
ことでホット・キャリア耐性を向上させる技術が提案さ
れている。
来、特開平１−３７０２７号公報に記載されるように酸
化膜をアンモニアガスで熱窒化しさらに酸化性ガスで酸
化する技術や、特開平３−１１９７３１号公報に記載さ
れるように酸化膜に接するＳｉ表面に炭素を含有させる
ことでホット・キャリア耐性を向上させる技術が提案さ
れている。
【０００４】
【発明が解決しようとする課題】上述した従来の技術の
うち前者を使用した場合には、ＭＯＳＦＥＴの動作時に
おける特性の劣化は少なくなるものの、初期の界面準位
密度が高く、初期特性が良くない。
うち前者を使用した場合には、ＭＯＳＦＥＴの動作時に
おける特性の劣化は少なくなるものの、初期の界面準位
密度が高く、初期特性が良くない。
【０００５】一方後者は、界面を構成するＳｉ原子の一
部を炭素原子に置き換えることで界面準位の発生を抑制
するもので、Ｓｉ表面に炭素を含有させるには、初めか
ら炭素濃度の高いＳｉウエハを用いるか、酸化膜を形成
する前に炭素を基板表面の直ぐ下にイオン注入するなど
の方法によるものとされている。しかしながら、第１の
方法は、Ｓｉウエハ中の炭素により酸化膜の形成中また
は熱処理中に界面近傍に積層欠陥が形成される可能性が
あり、実際上使用することは困難である。また第２の方
法では、イオン注入時に形成される界面近傍の格子欠陥
が新たな界面準位発生の原因となり、ホット・キャリア
耐性を劣化させる。
部を炭素原子に置き換えることで界面準位の発生を抑制
するもので、Ｓｉ表面に炭素を含有させるには、初めか
ら炭素濃度の高いＳｉウエハを用いるか、酸化膜を形成
する前に炭素を基板表面の直ぐ下にイオン注入するなど
の方法によるものとされている。しかしながら、第１の
方法は、Ｓｉウエハ中の炭素により酸化膜の形成中また
は熱処理中に界面近傍に積層欠陥が形成される可能性が
あり、実際上使用することは困難である。また第２の方
法では、イオン注入時に形成される界面近傍の格子欠陥
が新たな界面準位発生の原因となり、ホット・キャリア
耐性を劣化させる。
【０００６】本発明の課題は、このような問題点を解消
することにある。
することにある。
【０００７】
【課題を解決するための手段】この発明の半導体装置
は、ゲート絶縁膜を、炭素原子と、窒素、フッ素および
塩素のうち少なくとも１種以上の原子とを含む酸化膜に
よって構成したものである。
は、ゲート絶縁膜を、炭素原子と、窒素、フッ素および
塩素のうち少なくとも１種以上の原子とを含む酸化膜に
よって構成したものである。
【０００８】またこの発明の製造方法は、ゲート絶縁膜
の形成を、酸化性ガスと、炭素を含む化合物と、窒素化
合物、フッ素化合物および塩素化合物のうち少なくとも
１種以上の化合物とからなる雰囲気中で半導体基板を熱
処理することにより行うものである。
の形成を、酸化性ガスと、炭素を含む化合物と、窒素化
合物、フッ素化合物および塩素化合物のうち少なくとも
１種以上の化合物とからなる雰囲気中で半導体基板を熱
処理することにより行うものである。
【０００９】
【作用】一般に酸化膜−Ｓｉ界面の界面準位は、Ｓｉ−
酸素（Ｏ）−Ｓｉのネットワークに酸素原子が欠落した
Ｓｉ−Ｓｉ結合ができたり、歪んだＳｉ−Ｏ結合がホー
ルにより切断されることによって発生する。また、酸化
膜中のホールトラップは歪んだＳｉ−Ｓｉであり、電子
トラップは水素（Ｈ）やＯＨと結合したＳｉ原子であ
る。
酸素（Ｏ）−Ｓｉのネットワークに酸素原子が欠落した
Ｓｉ−Ｓｉ結合ができたり、歪んだＳｉ−Ｏ結合がホー
ルにより切断されることによって発生する。また、酸化
膜中のホールトラップは歪んだＳｉ−Ｓｉであり、電子
トラップは水素（Ｈ）やＯＨと結合したＳｉ原子であ
る。
【００１０】本発明では、ゲート酸化膜に炭素原子を含
有させることで、当該酸化膜中や酸化膜−Ｓｉ界面の歪
んだＳｉ−Ｏ結合やＳｉ−Ｓｉ結合を緩和することがで
きる。これは、炭素原子がＳｉ原子に比べて原子半径が
小さいことによる。加えて、炭素原子は水素との結合力
がＳｉより大きく、酸化膜中や界面に炭素原子が存在す
ることにより、電子トラップやホールトラップとなるＳ
ｉ−Ｈ結合をＣ−Ｈ結合に代替させることにより、これ
らのトラップ密度を低下させることができる。
有させることで、当該酸化膜中や酸化膜−Ｓｉ界面の歪
んだＳｉ−Ｏ結合やＳｉ−Ｓｉ結合を緩和することがで
きる。これは、炭素原子がＳｉ原子に比べて原子半径が
小さいことによる。加えて、炭素原子は水素との結合力
がＳｉより大きく、酸化膜中や界面に炭素原子が存在す
ることにより、電子トラップやホールトラップとなるＳ
ｉ−Ｈ結合をＣ−Ｈ結合に代替させることにより、これ
らのトラップ密度を低下させることができる。
【００１１】さらに本発明では炭素と同時に酸化膜中に
混入させる窒素原子やハロゲン原子が、特に界面に存在
するダングリングボンドを終端させる働きをする。これ
により、炭素のみを含有させる場合に比較して界面準位
は一層低減される。
混入させる窒素原子やハロゲン原子が、特に界面に存在
するダングリングボンドを終端させる働きをする。これ
により、炭素のみを含有させる場合に比較して界面準位
は一層低減される。
【００１２】このような炭素原子および窒素原子やハロ
ゲン原子を含んだ、電子やホールトラップの少ないゲー
ト酸化膜は、基板を熱酸化する際の雰囲気ガス中に炭素
を含んだ化合物および窒素やハロゲン原子を含んだ化合
物を混在させることで容易に形成できる。
ゲン原子を含んだ、電子やホールトラップの少ないゲー
ト酸化膜は、基板を熱酸化する際の雰囲気ガス中に炭素
を含んだ化合物および窒素やハロゲン原子を含んだ化合
物を混在させることで容易に形成できる。
【００１３】
【実施例】図１〜図３により本発明の一実施例を説明す
る。図１はゲート絶縁膜の形成に用いる装置の概略を示
す構成図であり、図中１は石英チューブからなる反応容
器、２は半導体基板、３は赤外線を発するハロゲンラン
プ、４は流量計、５は弁、６はボンベからなるガス供給
源、７はリフレクタ、８は半導体基板２が置かれる石英
トレー、９は排気口をそれぞれ示している。ゲート絶縁
膜を形成するに当たっては、まず反応容器１内に半導体
基板２をセットする。次いで反応容器１内に、ガス供給
源６より流量計４を通して酸素、二酸化炭素および一酸
化二窒素（Ｎ2 Ｏ）を、それぞれ毎分８リットル、１リ
ットルおよび１リットルずつ流す。次に、ハロゲンラン
プ３により半導体基板２を１０５０℃まで急速加熱し、
この温度で３０秒間だけ保持することにより、５．５ｎ
ｍの厚さの炭素および窒素を含む酸化膜を形成する。
る。図１はゲート絶縁膜の形成に用いる装置の概略を示
す構成図であり、図中１は石英チューブからなる反応容
器、２は半導体基板、３は赤外線を発するハロゲンラン
プ、４は流量計、５は弁、６はボンベからなるガス供給
源、７はリフレクタ、８は半導体基板２が置かれる石英
トレー、９は排気口をそれぞれ示している。ゲート絶縁
膜を形成するに当たっては、まず反応容器１内に半導体
基板２をセットする。次いで反応容器１内に、ガス供給
源６より流量計４を通して酸素、二酸化炭素および一酸
化二窒素（Ｎ2 Ｏ）を、それぞれ毎分８リットル、１リ
ットルおよび１リットルずつ流す。次に、ハロゲンラン
プ３により半導体基板２を１０５０℃まで急速加熱し、
この温度で３０秒間だけ保持することにより、５．５ｎ
ｍの厚さの炭素および窒素を含む酸化膜を形成する。
【００１４】このようにして形成したゲート酸化膜上に
さらにリンを高濃度に添加した多結晶Ｓｉからなるゲー
ト電極を形成し、またゲート領域の両側の半導体基板に
砒素を導入してソースおよびドレインとし、ＭＯＳＦＥ
Ｔを作成した。その実効チャネル長は０．５μｍであ
る。また比較のため、従来行われているように二酸化炭
素およびＮ2 Ｏを含まない純酸素雰囲気中において（そ
の他は上述したと同様の条件とする）ゲート酸化膜を形
成したＭＯＳＦＥＴを同様に作成し、これらのＭＯＳＦ
ＥＴの特性を比較した。図２および図３にその結果を示
す。
さらにリンを高濃度に添加した多結晶Ｓｉからなるゲー
ト電極を形成し、またゲート領域の両側の半導体基板に
砒素を導入してソースおよびドレインとし、ＭＯＳＦＥ
Ｔを作成した。その実効チャネル長は０．５μｍであ
る。また比較のため、従来行われているように二酸化炭
素およびＮ2 Ｏを含まない純酸素雰囲気中において（そ
の他は上述したと同様の条件とする）ゲート酸化膜を形
成したＭＯＳＦＥＴを同様に作成し、これらのＭＯＳＦ
ＥＴの特性を比較した。図２および図３にその結果を示
す。
【００１５】図２はホットキャリア注入後に相互コンダ
クタンスｇmがどのように変化するかを示したもので、
横軸にストレス時間、つまりホットキャリア注入からの
経過時間をとり（単位は秒）、縦軸にはｇmの最大値ｇ
mmax の初期値ｇmmax （０）からの変化量−Δｇmmax
を、初期値ｇmmax （０）に対する比の形でとっている
（単位はパーセント）。また図３は同じくホットキャリ
アの注入後にしきい値電圧がどのように変化するかを示
したもので、横軸にストレス時間、縦軸にしきい値電圧
Ｖth（単位はミリボルト）をとっている。いずれも実線
が本実施例、破線が従来例の結果を表しているが、二酸
化炭素およびＮ2 Ｏを含む酸素雰囲気中でゲート酸化膜
を形成した本実施例の方が、純酸素雰囲気中でゲート酸
化膜を形成した従来例よりすぐれた特性を示している。
クタンスｇmがどのように変化するかを示したもので、
横軸にストレス時間、つまりホットキャリア注入からの
経過時間をとり（単位は秒）、縦軸にはｇmの最大値ｇ
mmax の初期値ｇmmax （０）からの変化量−Δｇmmax
を、初期値ｇmmax （０）に対する比の形でとっている
（単位はパーセント）。また図３は同じくホットキャリ
アの注入後にしきい値電圧がどのように変化するかを示
したもので、横軸にストレス時間、縦軸にしきい値電圧
Ｖth（単位はミリボルト）をとっている。いずれも実線
が本実施例、破線が従来例の結果を表しているが、二酸
化炭素およびＮ2 Ｏを含む酸素雰囲気中でゲート酸化膜
を形成した本実施例の方が、純酸素雰囲気中でゲート酸
化膜を形成した従来例よりすぐれた特性を示している。
【００１６】さらに、酸化膜形成時の雰囲気と酸化温度
および酸化時間を種々に変えて形成したゲート酸化膜を
有するＭＯＳＦＥＴについて、その特性（デバイス寿
命）を表１にまとめて示した。ここで、ホットキャリア
ストレス条件は基板電流が最大になる条件（ゲート電圧
１Ｖ、ドレイン電圧６Ｖ）であり、デバイス寿命として
は、このようなホットキャリアストレス条件において相
互コンダクタンスの最大値ｇmmax が初期値ｇ
mmax （０）に対して１０％だけ変化するまでのホット
キャリアストレス時間たるｇm寿命と、同様にしきい値
電圧Ｖthが０．１Ｖ変化するまでのホットキャリアスト
レス時間たるＶth寿命（いずれも単位は秒）とを示して
いる。表には同様に、上述したように純酸素雰囲気中で
ゲート酸化膜を形成した従来例７や、二酸化炭素のみを
含む酸素雰囲気中で炭素のみを含むゲート酸化膜を形成
した比較例１、Ｎ2 Ｏを含み二酸化炭素を含まない酸素
雰囲気中で窒素のみを含むゲート酸化膜を形成した比較
例８およびＮＦ3 を含み二酸化炭素を含まない酸素雰囲
気中で窒素およびフッ素のみを含むゲート酸化膜を形成
した比較例９についても併せて示してある。
および酸化時間を種々に変えて形成したゲート酸化膜を
有するＭＯＳＦＥＴについて、その特性（デバイス寿
命）を表１にまとめて示した。ここで、ホットキャリア
ストレス条件は基板電流が最大になる条件（ゲート電圧
１Ｖ、ドレイン電圧６Ｖ）であり、デバイス寿命として
は、このようなホットキャリアストレス条件において相
互コンダクタンスの最大値ｇmmax が初期値ｇ
mmax （０）に対して１０％だけ変化するまでのホット
キャリアストレス時間たるｇm寿命と、同様にしきい値
電圧Ｖthが０．１Ｖ変化するまでのホットキャリアスト
レス時間たるＶth寿命（いずれも単位は秒）とを示して
いる。表には同様に、上述したように純酸素雰囲気中で
ゲート酸化膜を形成した従来例７や、二酸化炭素のみを
含む酸素雰囲気中で炭素のみを含むゲート酸化膜を形成
した比較例１、Ｎ2 Ｏを含み二酸化炭素を含まない酸素
雰囲気中で窒素のみを含むゲート酸化膜を形成した比較
例８およびＮＦ3 を含み二酸化炭素を含まない酸素雰囲
気中で窒素およびフッ素のみを含むゲート酸化膜を形成
した比較例９についても併せて示してある。
【００１７】
【表１】
【００１８】従来例７は寿命が短く、ＭＯＳＦＥＴのゲ
ート酸化膜として適さないことが分かる。炭素のみを含
む酸化膜をゲート絶縁膜とした比較例１は、従来例７と
比べてはもちろんのこと、窒素のみを含む酸化膜をゲー
ト絶縁膜とした比較例８やフッ素のみを含む酸化膜をゲ
ート絶縁膜とした比較例９と比較してもはるかに長い寿
命を持ち、炭素の添加が有効であることが分かる。しか
し、二酸化炭素を含み、さらにＮ2 ＯまたはＮＦ3 のい
ずれか一方または双方を含む酸素雰囲気中で熱処理する
ことによりゲート酸化膜を形成した本発明の実施例２〜
６は、比較例１よりもさらに長い寿命を示している。こ
れは、フッ素、窒素を添加することにより、炭素だけで
は緩和できなかった酸化膜−Ｓｉ界面の歪みを緩和で
き、界面準位密度を一層低下させることができたためで
ある。
ート酸化膜として適さないことが分かる。炭素のみを含
む酸化膜をゲート絶縁膜とした比較例１は、従来例７と
比べてはもちろんのこと、窒素のみを含む酸化膜をゲー
ト絶縁膜とした比較例８やフッ素のみを含む酸化膜をゲ
ート絶縁膜とした比較例９と比較してもはるかに長い寿
命を持ち、炭素の添加が有効であることが分かる。しか
し、二酸化炭素を含み、さらにＮ2 ＯまたはＮＦ3 のい
ずれか一方または双方を含む酸素雰囲気中で熱処理する
ことによりゲート酸化膜を形成した本発明の実施例２〜
６は、比較例１よりもさらに長い寿命を示している。こ
れは、フッ素、窒素を添加することにより、炭素だけで
は緩和できなかった酸化膜−Ｓｉ界面の歪みを緩和で
き、界面準位密度を一層低下させることができたためで
ある。
【００１９】
【発明の効果】以上のように本発明によれば、炭素原子
と、窒素、フッ素および塩素のうち少なくとも１種以上
の原子とを含有させることによりホットキャリア耐性の
優れた酸化膜を形成でき、これをゲート絶縁膜とするこ
とにより最小加工線幅が１μｍ以下の微細なＭＯＳＦＥ
Ｔについても良好な特性と高い信頼性を実現することが
可能になる。
と、窒素、フッ素および塩素のうち少なくとも１種以上
の原子とを含有させることによりホットキャリア耐性の
優れた酸化膜を形成でき、これをゲート絶縁膜とするこ
とにより最小加工線幅が１μｍ以下の微細なＭＯＳＦＥ
Ｔについても良好な特性と高い信頼性を実現することが
可能になる。
【図１】本発明の一実施例のゲート絶縁膜の形成に用い
る装置の概略構成図。
る装置の概略構成図。
【図２】ＭＯＳＦＥＴの相互コンダクタンスのホットキ
ャリアストレス時間依存性を示す図。
ャリアストレス時間依存性を示す図。
【図３】ＭＯＳＦＥＴのしきい値電圧のホットキャリア
ストレス時間依存性を示す図。
ストレス時間依存性を示す図。
１…反応容器、２…半導体基板、３…ハロゲンランプ、
６…ガス供給源。
６…ガス供給源。
Claims (2)
- 【請求項１】 ゲート絶縁膜を含む半導体装置におい
て、ゲート絶縁膜が、炭素原子と、窒素、フッ素および
塩素のうち少なくとも１種以上の原子とを含む酸化膜よ
りなることを特徴とする半導体装置。 - 【請求項２】 少なくとも半導体基板上にゲート絶縁膜
形成する工程を含む半導体装置の製造方法において、ゲ
ート絶縁膜の形成を、酸化性ガスと、炭素を含む化合物
と、窒素化合物、フッ素化合物および塩素化合物のうち
少なくとも１種以上の化合物とからなる雰囲気中で半導
体基板を熱処理することにより行うことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227092A JPH05206453A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1227092A JPH05206453A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206453A true JPH05206453A (ja) | 1993-08-13 |
Family
ID=11800680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1227092A Pending JPH05206453A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982764A3 (en) * | 1998-08-26 | 2005-03-30 | Texas Instruments Incorporated | Method of forming a gate oxide layer for transistors |
| KR100966680B1 (ko) * | 2007-05-07 | 2010-06-29 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 반도체 기억 장치의 제조 방법 |
| US7972928B2 (en) | 2005-06-03 | 2011-07-05 | Toyota Jidosha Kabushiki Kaisha | Insulated gate-type semiconductor device and manufacturing method thereof |
-
1992
- 1992-01-27 JP JP1227092A patent/JPH05206453A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0982764A3 (en) * | 1998-08-26 | 2005-03-30 | Texas Instruments Incorporated | Method of forming a gate oxide layer for transistors |
| US7972928B2 (en) | 2005-06-03 | 2011-07-05 | Toyota Jidosha Kabushiki Kaisha | Insulated gate-type semiconductor device and manufacturing method thereof |
| KR100966680B1 (ko) * | 2007-05-07 | 2010-06-29 | 가부시끼가이샤 도시바 | 반도체 기억 장치 및 반도체 기억 장치의 제조 방법 |
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