JPH0946212A - Ｃｍｏｓ回路 - Google Patents

Abstract

(57)【要約】 【課題】 低電圧駆動が可能で、高速動作特性と低リー
ク電流特性を有し、且つ出力信号の制御方法が簡単で、
動作速度の改善が容易な回路構成をもつＣＭＯＳ回路を
提供する。 【解決手段】 低しきい値電圧のＰＭＯＳトランジスタ
１５と高しきい値電圧のＮＭＯＳトランジスタ１６でＣ
ＭＯＳ出力段を構成する。トランジスタ１５を駆動する
インバータ１１と低電位電源端子２との間に低しきい値
ＮＭＯＳトランジスタ１３を接続する。トランジスタ１
６を駆動するインバータ１２と高電位電源端子１との間
に低しきい値ＰＭＯＳトランジスタ１４を接続する。両
インバータ１１、１３に共通の信号を入力し、両トラン
ジスタ１３、１４を相補の制御信号ＣＬ、＊ＣＬで制御
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バッファ回路、反
転バッファ回路、その他の回路等として利用されるＣＭ
ＯＳ回路に係り、特に高しきい値電圧のＭＯＳトランジ
スタと低しきい値電圧のＭＯＳトランジスタを組み合せ
て低電源電圧で高速動作し低消費電力特性を有するＣＭ
ＯＳ回路に関するものである。

【０００２】

【従来の技術】ＭＴ（マルチスレッショルド）ＣＭＯＳ
技術（例えば、特開平６−２９８３４号）を用いた従来
のバッファ回路では、制御信号により、スリープ制御
（非動作時のリーク電流を防止する制御）や出力端子を
高インピーダンス状態（フローティング状態）にするた
めの制御が行われる。

【０００３】図８は従来のバッファ回路を示す回路図で
ある。５０は高電位（ＶＤＤ）電源端子、５１は低電位
（ＧＮＤ）電源端子、５２は別系統の高電位（ＶＤ
Ｄ′）電源端子、５３は別系統の低電位（ＧＮＤ′）電
源端子である。また、５４は信号入力端子、５５は信号
出力端子、５６、５７は互いに位相が逆の相補の制御信
号（ＰＤ、＊ＰＤ）が入力する制御入力端子、５８はセ
レクト制御信号（ＳＬ）が入力する制御入力端子であ
る。

【０００４】５９は低しきい値電圧のＰＭＯＳトランジ
スタ、６０は高しきい値電圧のＮＭＯＳトランジスタで
あり、ソースが各々高電位電源端子５２、低電位電源端
子５３に接続され、ドレインが各々信号出力端子５５に
共通接続され、ＣＭＯＳ出力段を構成している。

【０００５】６１は２入力ナンドゲート、６２、６３は
インバータであり、各々低しきい値電圧のＭＯＳトラン
ジスタで構成され、順次縦続接続されている。また、ナ
ンドゲート６１は２個の入力側が各々信号入力端子５４
と制御入力端子５８に接続され、インバータ６３は出力
側がＰＭＯＳトランジスタ５９のゲートに接続されてい
る。

【０００６】これらナンドゲート６１、インバータ６
２、６３の高電位電源側は高電位電源端子５０に共通接
続され、低電位側電源側は高しきい値電圧のＮＭＯＳト
ランジスタ６４のドレイン・ソースを介して低電位電源
端子５１に共通に接続されている。このＮＭＯＳトラン
ジスタ６４のゲートには制御入力端子５６が接続されて
いる。

【０００７】６５はインバータ、６６は２入力ナンドゲ
ート、６７はインバータであり、各々低しきい値電圧の
ＭＯＳトランジスタで構成され、縦続接続されている。
インバータ６５は信号入力端子５４に入力側が接続さ
れ、ナンドゲート６６の一方の入力側はそのインバータ
６５の出力側に、他方の入力側は制御入力端子５８に接
続されている。また、インバータ６７はその入力側がナ
ンドゲート６６の出力側に、出力側がＮＭＯＳトランジ
スタ６０のゲートに接続されている。

【０００８】これらインバータ６５、ナンドゲート６
６、インバータ６７の低電位電源側は低電位電源端子５
１に共通接続され、高電位電源側は高しきい値電圧のＰ
ＭＯＳトランジスタ６８のドレイン・ソースを介して高
電位電源端子５０に共通接続されている。このＰＭＯＳ
トランジスタ６８のゲートには制御入力端子５７が接続
されている。

【０００９】この回路では、制御入力端子５６、５７の
制御信号ＰＤが高レベル電圧、制御信号＊ＰＤが低レベ
ル電圧のとき、ＮＭＯＳトランジスタ５４が導通状態に
なりナンドゲート６１、インバータ６２、６３に電源が
供給されて動作状態となり、またＰＭＯＳトランジスタ
６８も導通状態になりインバータ６５、ナンドゲート６
６、インバータ６７に電源が供給されて動作状態とな
る。

【００１０】このバッファ回路の動作は次の通りであ
る。まず、上記のように制御信号ＰＤが高レベル電圧、
制御信号＊ＰＤが低レベル電圧で、且つ制御信号ＳＬが
高レベル電圧のとき、選択回路を構成しするナンドゲー
ト６１、６６がインバータとして機能し、信号入力端子
５４に入力している信号Ｖｉｎの論理状態を反転した信
号が、ＰＭＯＳトランジスタ５９、ＮＭＯＳトランジス
タ６０のゲートに与えられる。

【００１１】例えば、入力信号Ｖｉｎが高レベル電圧の
とき、両トランジスタ５９、６０のゲートには低レベル
電圧が与えられ、ＰＭＯＳトランジスタ５９が導通し、
ＮＭＯＳトランジスタ６０が遮断して、信号出力端子５
５には高レベル電圧の出力信号Ｖｏｕｔが得られる。

【００１２】また、入力信号Ｖｉｎが低レベル電圧のと
き、両トランジスタ５９、６０のゲートには高レベル電
圧が与えられ、ＰＭＯＳランジスタ５９が遮断し、ＮＭ
ＯＳランジスタ６０が導通して、信号出力端子５５には
低レベル電圧の出力信号Ｖｏｕｔが得られる。

【００１３】次に、制御信号ＰＤが高レベル電圧、制御
信号＊ＰＤが低レベル電圧で、且つ制御信号ＳＬが低レ
ベル電圧のとき、上記と同様に低しきい値トランジスタ
はその全てが動作状態となるが、ナンドゲート６１、６
６がゲートを遮断して入力側の信号にかかわらず高レベ
ル電圧を出力するので、ＰＭＯＳトランジスタ５９のゲ
ートは高レベル電圧に、ＮＭＯＳトランジスタ６０のゲ
ートは低レベル電圧になる。

【００１４】このため、両トランジスタ５９、６０は遮
断状態となって、信号出力端子５５は高インピーダンス
となる。正確には、この信号出力端子５５は、ＰＭＯＳ
トランジスタ５９が低しきい値電圧であることにより、
このＰＭＯＳトランジスタ５９を流れるリーク電流によ
り負荷が充電完了すると最終的には高電位となるが、イ
ンピーダンス的には高インピーダンスとなる。

【００１５】さらに、制御信号ＰＤが低レベル電圧、制
御信号＊ＰＤが高レベル電圧のときは、両トランジスタ
６４、６８が遮断状態となって、低しきい値電圧のトラ
ンジスタは全てスリープ状態となる。このとき、低しき
い値電圧のトランジスタのリーク電流によって、インバ
ータ６３の出力は高レベル電圧に、インバータ６７の出
力は低レベル電圧になるため、トランジスタ５９、６０
は遮断状態となり、出力端子５５は高インピダンスとな
る。

【００１６】このように、このバッファ回路は、ＭＴＣ
ＭＯＳ技術を用いて信号入力端子５４からＣＭＯＳ出力
段のＰＭＯＳトランジスタ５９、ＮＭＯＳトランジスタ
６０までの回路を構成し、このＣＭＯＳ出力段のＰＭＯ
Ｓトランジスタ５９を低しきい値電圧のものに、ＮＭＯ
Ｓトランジスタ６０を高しきい値電圧のものに設定する
ことにより、スリープ時の低リーク電流特性による低消
費電流特性と動作時の高速動作特性との実現を図り、更
に低電源電圧も達成している。

【００１７】

【発明が解決しようとする課題】しかしながら、上記し
た従来のバッファ回路では、ナンドゲート６１、６６が
用いられており、このため電源端子間のゲート段数が増
加することから、遅延時間が大きくなり、さらなる速度
の改善が難しいという欠点をもっている。

【００１８】本発明の目的は、低電圧駆動が可能で、高
速動作特性と低消費電流特性を有し、且つ出力信号の制
御方法が簡単で、動作速度の改善が容易な回路構成をも
つＣＭＯＳ回路を提供することである。

【００１９】

【課題を解決するための手段】第１の発明は、信号入力
端子に入力する信号をそのまま又は反転して入力する低
しきい値電圧のＭＯＳトランジスタで構成された第１、
第２のインバータと、該第１のインバータの低電位電源
側と低電位電源端子との間に接続された高しきい値電圧
の第１のＮＭＯＳトランジスタと、上記第２のインバー
タの高電位電源側と高電位電源端子との間に接続された
高しきい値電圧の第１のＰＭＯＳトランジスタと、上記
第１のインバータの出力側がゲートに接続された第２の
ＰＭＯＳトランジスタと、上記第２のインバータの出力
側がゲートに接続された第２のＮＭＯＳトランジスタと
を具備し、上記第２のＰＭＯＳトランジスタと上記第２
のＮＭＯＳトランジスタのドレインを信号出力端子に共
通接続してＣＭＯＳ出力段を構成するとともに、上記第
２のＰＭＯＳトランジスタと上記第２のＮＭＯＳトラン
ジスタの一方を低しきい値電圧に、他方を高しきい値電
圧に設定し、上記第１のＮＭＯＳトランジスタのゲート
を第１の制御入力端子に接続すると共に、上記第１のＰ
ＭＯＳトランジスタのゲートを上記第１の制御入力端子
に入力する制御信号と相補の関係にある別の制御信号が
入力する第２の制御入力端子に接続し、上記第１のイン
バータの高電位電源側を上記高電位電源端子に接続する
と共に、上記第２のインバータの低電位電源側を上記低
電位電源端子に接続し、上記第２のＰＭＯＳトランジス
タのソースを上記高電位電源端子又は別の高電位電源端
子に接続すると共に、上記第２のＮＭＯＳトランジスタ
のソースを上記低電位電源端子又は別の低電位電源端子
に接続した、ことを特徴とするＣＭＯＳ回路として構成
した。

【００２０】第２の発明は、上記第１の発明において、
上記高電位電源端子と上記第２のＰＭＯＳトランジスタ
のゲートにソースとドレインが各々接続され、ゲートが
上記第１の制御入力端子に接続された第３のＰＭＯＳト
ランジスタと、上記低電位電源端子と上記第２のＮＭＯ
Ｓトランジスタのゲートにソースとドレインが各々接続
され、ゲートが上記第２の制御入力端子に接続された第
３のＮＭＯＳトランジスタと、を具備することを特徴と
するＣＭＯＳ回路として構成した。

【００２１】第３の発明は、上記第１又は第２の発明に
おいて、ＰＤ制御信号が第１の論理状態のとき、ＳＬ制
御信号を反転させた信号を上記第１の制御入力端子に供
給すると共に、該ＳＬ制御信号と同じ論理の信号を上記
第２の制御入力端子に供給し、上記ＰＤ制御信号が上記
第１の論理状態と反対の第２の論理状態のとき、上記Ｓ
Ｌ制御信号の論理如何にかかわらず、上記第１の制御入
力端子に上記第１のＮＭＯＳトランジスタを遮断させる
制御信号を印加すると共に、上記第２の制御入力端子に
上記第１のＰＭＯＳトランジスタを遮断させる制御信号
を入力させる制御回路を具備することを特徴とするＣＭ
ＯＳ回路として構成した。

【００２２】

【発明の実施の形態】

［第１の実施の形態］本発明の実施の形態について説明
する。図１はその第１の実施の形態のバッファ回路の回
路図である。１は高電位（ＶＤＤ）電源端子、２は低電
位（ＧＮＤ）電源端子、３は別の高電位（ＶＤＤ′）電
源端子、４は別の低電位（ＧＮＤ′）電源端子である。
高電位電源端子１と別の高電位電源端子３に印加する電
圧は、同一又は異なった電圧とすることができるが、別
の高電位電源端子３には駆動負荷容量に応じた容量の大
きな電源を接続する。なお、この高電位電源端子１と
３、低電位電源端子２、４は各々共通にすることもでき
る。５は信号入力端子、６は信号出力端子、７、８は互
いに位相が逆の相補の制御信号（ＣＬ、＊ＣＬ）が入力
する第１、第２の制御入力端子である。

【００２３】９、１０は縦続接続されたインバータ（イ
ンバータ群）であり、前段のインバータ９の入力側は信
号入力端子５に接続され、後段のインバータ１０の出力
側はインバータ１１（第１のインバータ）とインバータ
１２（第２のインバータ）の入力側に共通接続されてい
る。そして、これらインハータ９、１０は信号入力端子
５に入力する信号の波形整形やその他を行う。

【００２４】これらインバータ９〜１１はその高電位電
源側が高電位電源端子１に接続され、低電位電源側が高
しきい値電圧のＮＭＯＳトランジスタ１３（第１のＮＭ
ＯＳトランジスタ）のドレイン・ソースを介して低電位
電源端子２に接続されている。このＮＭＯＳトランジス
タ１３のゲートには、制御入力端子７が接続されてい
る。

【００２５】また、インバータ１２の低電位電源側は低
電位電源端子２に接続され、高電位電源側は高しきい値
電圧のＰＭＯＳトランジスタ１４（第１のＰＭＯＳトラ
ンジスタ）のドレイン・ソースを介して高電位電源端子
１に接続されている。このＰＭＯＳトランジスタ１４の
ゲートには制御入力端子８が接続されている。

【００２６】１５は低しきい値電圧のＰＭＯＳトランジ
スタ（第２のＰＭＯＳトランジスタ）、１６は高しきい
値電圧のＮＭＯＳトランジスタ（第２のＮＭＯＳトラン
ジスタ）であり、各々のソースはそれぞれ高電位電源端
子３、低電位電源端子４に接続され、ドレインは信号出
力端子６に共通接続されてＣＭＯＳ出力段を構成してい
る。そして、ＰＭＯＳトランジスタ１５のゲートにはイ
ンバータ１１の出力側が、ＮＭＯＳトランジスタ１６の
ゲートにはインバータ１２の出力側が接続されている。
これら両トランジスタ１５、１６は大きな負荷駆動能力
をもたせるよう他のトランジスタよりも大きなサイズに
設定されている。

【００２７】以上において、低しきい値電圧のＮＭＯＳ
トランジスタ、ＰＭＯＳトランジスタのしきい値は、例
えば０．２Ｖ〜０．３Ｖに設定され、高しきい値電圧の
ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタのしきい
値は、例えば０．６Ｖ〜０．７Ｖに設定される。また、
高電位電源端子１、３の電圧は、例えば１Ｖに設定され
る。

【００２８】このバッファ回路の動作は次の通りであ
る。図２はこの動作を説明するための真理値を表す図
で、Ｈは高レベル電圧を、Ｌは低レベル電圧を示し、高
Ｚは高インピーダンスを示すものである。

【００２９】制御信号ＣＬが高レベル電圧で、制御信号
＊ＣＬが低レベル電圧のとき、トランジスタ１３、１４
が導通状態となるので、インバータ９〜１２はすべて動
作状態となり、信号入力端子５に入力する信号の論理を
反転した信号がトランジスタ１５、１６のゲートに与え
られる。

【００３０】例えば、信号入力端子５の入力信号Ｖｉｎ
が高レベル電圧のときは、トランジスタ１５、１６のゲ
ートには低レベル電圧が与えられ、トランジスタ１５が
導通状態、トランジスタ１６が遮断状態となって、信号
出力端子６の信号Ｖｏｕｔは高レベル電圧となる。

【００３１】また、信号入力端子５の入力信号Ｖｉｎが
低レベル電圧のときは、トランジスタ１５、１６のゲー
トには高レベル電圧が与えられ、トランジスタ１５が遮
断状態、トランジスタ１６が導通状態となって、信号出
力端子６の信号Ｖｏｕｔは低レベル電圧となる。

【００３２】また、制御信号ＣＬが低レベル電圧、制御
信号＊ＣＬが高レベル電圧のときは、トランジスタ１
３、１４が遮断状態となってインバータ９〜１２はスリ
ープ状態となる。このとき、低しきい値電圧のＭＯＳト
ランジスタのリーク電流により、インバータ１１は高レ
ベル電圧を出力し、インバータ１２は低レベル電圧を出
力するので、ＰＭＯＳトランジスタ１５、ＮＭＯＳトラ
ンジスタ１６は遮断状態となり、出力端子６は高インピ
ーダンスとなる。正確には、この信号出力端子６は、Ｐ
ＭＯＳトランジスタ１５が低しきい値電圧であることに
より、このＰＭＯＳトランジスタ１５を流れるリーク電
流により負荷が充電完了すると最終的には高電位となる
が、インピーダンス的には高インピーダンスとなる。

【００３３】以上のようにこのバッファ回路では、電源
端子間に低しきい値電圧のＭＯＳトランジスタと高しき
い値電圧のＭＯＳトランジスタを直列接続した構成であ
るので、スリープ時に電源端子間を流れるリーク電流を
効果的に阻止できると同時に動作時の動作速度の高速化
も図られるようになり、また電源電圧の低電圧化も実現
でき低消費電流を達成することもができる。

【００３４】また、このバッファ回路では、相補の関係
にある１種の制御信号ＣＬ、＊ＣＬで信号出力端子６の
高インピーダンス制御とスリープ制御を同時に行うもの
である。これは、図８で説明した従来のバッファ回路
が、２種の信号（信号出力端子の高インピダンス制御を
行うための制御信号ＳＬと、スリープ制御を行うための
制御信号ＰＤ、＊ＰＤ）を使用し、これらによりバッフ
ァ回路に対してそれぞれ別の制御を行っていたのと大き
く異なる点である。

【００３５】すなわち、本発明のバッファ回路では、１
種の制御信号ＣＬ、＊ＣＬで信号出力端子の高インピー
ダンス制御とスリープ制御を同時に行う回路構成とした
ので、バッファ回路内の信号入力端子と信号出力端子と
の間を接続する回路部分にナンドゲートのような選択回
路を設ける必要がない。したがって、この部分の回路構
成が簡単化されると共に制御方法も簡単となり、同時に
動作のさらなる高速化も図ることができるようになる。

【００３６】［第２の実施の形態］図３は第２の実施の
形態を示すもので、図１で説明したバッファ回路のイン
バータ９、１０の部分を若干変更したバッファ回路を示
す回路図である。、図１のバッファ回路では、インバー
タ９、１０の高電位電源側を直接的に高電位電源端子１
に接続し、低電位電源側をＮＭＯＳトランジスタ１３の
ドレイン・ソースを介して低電位電源端子２に接続して
いたが、ここでは、高電位電源側をＰＭＯＳトランジス
タ１４のドレイン・ソースを介して高電位電源端子１に
接続し、低電位電源側を直接的に低電位電源端子２に接
続したインバータ９′、１０′を使用した。動作や作用
効果は図１のバッファ回路と同じである。

【００３７】［第３の実施の形態］図４は第３の実施の
形態を示すもので、図１に示したバッファ回路の改変例
を示すものである。図１のバッファ回路と異なるとこと
ろは、低しきい値電圧のＰＭＯＳトランジスタ１７（第
３のＰＭＯＳトランジスタ）と低しきい値電圧のＮＭＯ
Ｓトランジスタ１８（第３のＮＭＯＳトランジスタ）を
追加した点である。ＰＭＯＳトランジスタ１７はドレイ
ンをＰＭＯＳトランジスタ１５のゲートに、ソースを高
電位電源端子１に、ゲートを制御入力端子７に各々接続
し、ＮＭＯＳトランジスタ１８はドレインをＮＭＯＳト
ランジスタ１６のゲートに、ソースを低電位電源端子２
に、ゲートを制御入力端子８に各々接続している。

【００３８】このバッファ回路は、制御信号ＣＬが低レ
ベル電圧に設定されてインバータ１１がフローティング
状態になったとき、ＰＭＯＳトランジスタ１７が同時に
導通状態になるので、インバータ１１を構成する低しき
い値電圧のトランジスタのリーク電流に頼ることなく、
このＰＭＯＳトランジスタ１７によってＰＭＯＳトラン
ジスタ１５のゲート電圧が高レベル電圧に急速に確実に
固定される。

【００３９】また、制御信号＊ＣＬが高レベル電圧に設
定されてインバータ１２がフローティング状態になった
とき、ＮＭＯＳトランジスタ１８が同時に導通状態にな
るので、インバータ１２を構成する低しきい値電圧のト
ランジスタのリーク電流に頼ることなく、ＮＭＯＳトラ
ンジスタ１８によってＮＭＯＳトランジスタ１６のゲー
ト電圧が低レベル電圧に急速に確実に固定される。

【００４０】以上により、制御信号ＣＬが低レベル電
圧、制御信号＊ＣＬが高レベル電圧に制御されインバー
タ９〜１２がスリープ状態になるとき、トランジスタ１
５、１６が急速かつ確実に遮断状態となり、信号出力端
子６が高インピーダンス状態になる。制御信号ＣＬが高
レベル電圧、制御信号＊ＣＬが低レベル電圧に制御され
るときは、信号入力端子５に入力する信号のレベルに応
じて、図１のバッァ回路の動作と同様に動作する。

【００４１】なお、この図４のバッファ回路において、
低しきい値のＰＭＯＳトランジスタ１７や低しきい値の
ＮＭＯＳトランジスタ１８は、各々高しきい値のＰＭＯ
Ｓトランジスタ、高しきい値のＮＭＯＳトランジスタに
置換することができる。

【００４２】［第４の実施の形態］図５は第４の実施の
形態のバッファ回路を示す回路図である。このバッファ
回路は、図８で説明した従来のバッファ回路のように信
号出力端子の高インピーダンスを実現するための制御信
号ＳＬとスリープのための制御信号ＰＤの２種類が制御
信号として与えられた場合であっても、図１に示したバ
ッファ回路が使用できるようにした制御回路１９を追加
したものである。

【００４３】この制御回路１９は、スリープ制御用の制
御信号ＰＤが与えられる第３の制御入力端子２０、信号
出力端子を高インピーダンスに制御するための制御信号
ＳＬが与えられる第４の制御入力端子２１が入力側に接
続され、高電位電源側は高電位電源端子１に、低電位電
源側は低電位電源端子２に接続され、第１の制御出力端
子２２は第１の制御入力端子７に、第２の制御出力端子
２３は第２の制御入力端子８に接続されている。

【００４４】２４、２５は高しきい値電圧のＭＯＳトラ
ンジスタで構成されたインバータ、２６は低しきい値電
圧のＭＯＳトランジスタで構成されたインバータ、２７
は低しきい値電圧のＮＭＯＳトランジスタ、２８は高し
きい値電圧のＰＭＯＳトランジスタである。

【００４５】インバータ２４は入力側が制御入力端子２
０に接続され、出力側がトランジスタ２７と２８のゲー
トに接続される。インバータ２６は入力側が制御入力端
子２１に接続され、出力側はインバータ２５の入力側と
制御出力端子２２に接続される。このインバータ２５の
出力側は制御出力端子２３に接続される。ＰＭＯＳトラ
ンジスタ２８は高電位電源端子１とインバータの高電位
電源側にソースとドレインが接続され、ＮＭＯＳトラン
ジスタ２７はインバータ２６の出力側と低電位電源端子
２にドレインとソースが接続される。

【００４６】図６は制御回路１９の真理値を示す図であ
る。このバッファ回路では、制御信号ＰＤが高レベル電
圧のときは、インバータ２４の出力信号によってトラン
ジスタ２８が導通状態になり、トランジスタ２７が遮断
状態となって、インバータ２６が動作状態となり、その
出力がそのままインバータ２５に入力する。このため、
制御信号ＳＬがインバータ２６で反転されて出力端子２
２に制御信号ＣＬとして現れ、またインバータ２５で更
に反転されて出力端子２３に制御信号＊ＣＬとして現れ
る。

【００４７】逆に、制御信号ＰＤが低レベル電圧のとき
は、インバータ２２の出力信号によってトランジスタ２
８が遮断状態になり、インバータ２６の出力側がリーク
電流により低レベル電圧となるが、トランジスタ２７が
導通状態となるので、インバータ２５の入力信号は確実
に低レベル電圧に固定される。このため、制御信号ＳＬ
の論理状態如何に拘らず、制御信号ＣＬは低レベル電
圧、制御信号＊ＣＬは高レベル電圧となる。

【００４８】このように、スリープ制御を行う制御入力
端子２０の制御信号ＰＤが高レベル電圧にあるときは、
制御入力端子２１の信号の論理状態に応じて、バッファ
回路を本来のバッファの動作をさせたり、信号出力端子
６の高インピーダンス状態を実現させたりすることがで
きる。また、制御入力端子２０の信号ＰＤが低レベル電
圧にあるときは、制御入力端子２１の信号の論理状態に
かかわらず、バッファ回路をスリープ状態にすることが
できる。このとき、信号出力端子６は高インピーダンス
となる。

【００４９】［第５の実施の形態］図７は第５の実施の
形態のバッファ回路を示す図である。これは、図４に示
したバッファ回路に、図５で示した制御回路１９、制御
入力端子２０、２１を追加したものであって、上記した
図５に示したバッファ回路とその動作や作用効果は同じ
である。

【００５０】［その他の実施の形態］なお、以上の各実
施の形態において、ＣＭＯＳ出力段は、ＰＭＯＳトラン
ジスタを高しきい値電圧のものに、ＮＭＯＳトランジス
タを低しきい値のものにすることもできる。この場合、
両トランジスタが遮断したときはＮＭＯＳトランジスタ
のリーク電流によって信号出力端子６が低レベル電圧に
なった状態の高インピーダンスとなる。また、インバー
タ９、１０の組や９′、１０′の組のインバータ群は、
これを使用せず又は各実施の形態で説明した２個とし又
は偶数個とした場合はバッファ回路として、また１個又
は奇数個とした場合は全体が反転バッファ回路として機
能する。

【００５１】

【発明の効果】以上から第１の発明によれば、低電源電
圧で大容量の負荷を高速に駆動することが可能となり、
且つスリープ時のリーク電流を抑え低消費電流を実現す
ることが可能となるという利点に加えて、制御信号が相
補の１種であり、ナンドゲートを必要としないので回路
が簡素化され、より動作速度が改善されるという利点が
ある。

【００５２】第２の発明によれば、更にＣＭＯＳ出力段
のＭＯＳトランジスタを急速に確実に遮断させ、信号出
力端子の高インピダンス状態を実現させることができ
る。

【００５３】第３の発明によれば、信号出力端子の高イ
ンピーダンス制御のためのＳＬ信号やスリープ制御のた
めのＰＤ信号を入力する場合でも、これらを１種の相補
信号に変換させるので、第１の発明のＣＭＯＳ回路を正
常に動作させることができるようになる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態のバッファ回路の
回路図である。

【図２】 図１のバッファ回路の動作の真理値を示す図
である。

【図３】 本発明の第２の実施の形態のバッファ回路の
回路図である。

【図４】 本発明の第３の実施の形態のバッファ回路の
回路図である。

【図５】 本発明の第４の実施の形態のバッファ回路の
回路図である。

【図６】 図５のバッファ回路の制御回路の動作の真理
値を示す図である。

【図７】 本発明の第５の実施の形態のバッファ回路の
回路図である。

【図８】 従来のバッファ回路の回路図である。

【符号の説明】

１：高電位電源端子、２：低電位電源端子、３：高電位
電源端子、４：低電位電源端子、５：信号入力端子、
６：信号出力端子、７：第１の制御入力端子、８：第２
の制御入力端子、９、１０、９′、１０′：低しきい値
電圧のＭＯＳトランジスタて構成されたインバータ（イ
ンバータ群）、１１：低しきい値電圧のＭＯＳトランジ
スタて構成された第１のインバータ、１２：低しきい値
電圧のＭＯＳトランジスタて構成された第２のインバー
タ、１３：高しきい値電圧の第１のＮＭＯＳトランジス
タ、１４：高しきい値電圧の第１のＰＭＯＳトランジス
タ、１５：低しきい値電圧の第２のＰＭＯＳトランジス
タ、１６：高しきい値電圧の第２のＮＭＯＳトランジス
タ、１７：低しきい値電圧の第３のＰＭＯＳトランジス
タ、１８：低しきい値電圧の第３のＮＭＯＳトランジス
タ、１９：制御回路、２０：第３の制御入力端子、２
１：第４の制御入力端子、２２：第１の制御出力端子、
２２：第２の制御出力端子、２４、２５：高しきい値電
圧のＭＯＳトランジスタで構成されたインバータ、２
６：低しきい値電圧のＭＯＳトランジスタで構成された
インバータ、２７：低しきい値電圧のＮＭＯＳトランジ
スタ、２８：高しきい値電圧のＰＭＯＳトランジスタ。

Claims (3)

【特許請求の範囲】
1. 【請求項１】信号入力端子に入力する信号をそのまま又
   は反転して入力する低しきい値電圧のＭＯＳトランジス
   タで構成された第１、第２のインバータと、該第１のイ
   ンバータの低電位電源側と低電位電源端子との間に接続
   された高しきい値電圧の第１のＮＭＯＳトランジスタ
   と、上記第２のインバータの高電位電源側と高電位電源
   端子との間に接続された高しきい値電圧の第１のＰＭＯ
   Ｓトランジスタと、上記第１のインバータの出力側がゲ
   ートに接続された第２のＰＭＯＳトランジスタと、上記
   第２のインバータの出力側がゲートに接続された第２の
   ＮＭＯＳトランジスタとを具備し、 上記第２のＰＭＯＳトランジスタと上記第２のＮＭＯＳ
   トランジスタのドレインを信号出力端子に共通接続して
   ＣＭＯＳ出力段を構成するとともに、上記第２のＰＭＯ
   Ｓトランジスタと上記第２のＮＭＯＳトランジスタの一
   方を低しきい値電圧に、他方を高しきい値電圧に設定
   し、 上記第１のＮＭＯＳトランジスタのゲートを第１の制御
   入力端子に接続すると共に、上記第１のＰＭＯＳトラン
   ジスタのゲートを上記第１の制御入力端子に入力する制
   御信号と相補の関係にある別の制御信号が入力する第２
   の制御入力端子に接続し、 上記第１のインバータの高電位電源側を上記高電位電源
   端子に接続すると共に、上記第２のインバータの低電位
   電源側を上記低電位電源端子に接続し、上記第２のＰＭ
   ＯＳトランジスタのソースを上記高電位電源端子又は別
   の高電位電源端子に接続すると共に、上記第２のＮＭＯ
   Ｓトランジスタのソースを上記低電位電源端子又は別の
   低電位電源端子に接続した、 ことを特徴とするＣＭＯＳ回路。
2. 【請求項２】上記高電位電源端子と上記第２のＰＭＯＳ
   トランジスタのゲートにソースとドレインが各々接続さ
   れ、ゲートが上記第１の制御入力端子に接続された第３
   のＰＭＯＳトランジスタと、 上記低電位電源端子と上記第２のＮＭＯＳトランジスタ
   のゲートにソースとドレインが各々接続され、ゲートが
   上記第２の制御入力端子に接続された第３のＮＭＯＳト
   ランジスタと、 を具備することを特徴とする請求項１に記載のＣＭＯＳ
   回路。
3. 【請求項３】ＰＤ制御信号が第１の論理状態のとき、Ｓ
   Ｌ制御信号を反転させた信号を上記第１の制御入力端子
   に供給すると共に、該ＳＬ制御信号と同じ論理の信号を
   上記第２の制御入力端子に供給し、上記ＰＤ制御信号が
   上記第１の論理状態と反対の第２の論理状態のとき、上
   記ＳＬ制御信号の論理如何にかかわらず、上記第１の制
   御入力端子に上記第１のＮＭＯＳトランジスタを遮断さ
   せる制御信号を印加すると共に、上記第２の制御入力端
   子に上記第１のＰＭＯＳトランジスタを遮断させる制御
   信号を入力させる制御回路を具備することを特徴とする
   請求項１又は２に記載のＣＭＯＳ回路。