JPH05210969A

JPH05210969A - 半導体記憶装置

Info

Publication number: JPH05210969A
Application number: JP4014571A
Authority: JP
Inventors: Kazuyoshi Nishi; 和義西; Toshiki Mori; 俊樹森; Tetsuyuki Fukushima; 哲之福島
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-01-30
Filing date: 1992-01-30
Publication date: 1993-08-20

Abstract

(57)【要約】【目的】ページモードにおけるライトマスクの毎回設
定を可能とする半導体記憶装置を提供する。【構成】／ＲＡＳと／ＣＡＳの信号をもとに、第一選
択メモリセルへのライトマスクデータを、／ＲＡＳの立
ち下がり時に取り込み、第二選択以降のメモリセルへの
ライトマスクデータを、／ＣＡＳの立ち上がり時に取り
込むことを実現するためのマスクレジスタ制御信号ＲＣ
Ｍを発生するためのタイミング発生回路９とマスクレジ
スタ１３とを有することにより、ページモードにおける
ライトマスクの毎回設定を実現する。【効果】ページモードにより３次元図形処理を高速に
行なえる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関す
るものであり、とくにグラフィクスシステムに用いられ
る画像メモリに利用すると有用な半導体記憶装置に関す
るものである。

【０００２】

【従来の技術】グラフィックスシステムに用いられる画
像メモリは、図形データ書き込み用のランダムポートと
表示装置への表示データ読みだし用として、シリアルポ
ートを備えることにより、表示データ読み出しのための
メモリアクセス回数を減らすことができる構成となって
いる。しかし、図形データの書き込みにおいては、汎用
の半導体記憶装置と同様の機能と動作を行なうもので構
成されており、グラフィクスシステムにおける描画速度
の向上には、半導体記憶装置への図形データ書き込み速
度の向上が必要となってくる。

【０００３】以下に、従来の半導体記憶装置を用いた３
次元グラフィクスの図形処理について説明する。

【０００４】図５ａは、Ｘ，Ｙ，Ｚ軸による３次元座標
系上において、座標がそれぞれ（０，０，０）、（０，
２，０）、（４，２，０）、（４，０，０）である点
Ｏ，Ａ，Ｂ，Ｃにより形成された平面ＯＡＢＣを表し、
図５ｂはそれぞれの座標が（１，１，１）、（３，１，
−１）である点Ｄ，Ｅを結ぶ線分ＤＥを表し、図５ｃ
は、図５ａの平面ＯＡＢＣ上に、図５ｂの線分ＤＥを描
画した場合の図であり、座標（２，１，０）の点Ｍは平
面ＯＡＢＣと線分ＤＥとの交点である。

【０００５】また、図６はディスプレイ画面に対応した
図形データを記憶するためのイメージデータ用メモリと
それに対応したディスプレイ画面の奥行き方向の値Ｚを
記憶するためのＺ値用メモリとを表す。以下の説明は、
ディスプレイ画面の奥行き方向と３次元座標系のＺ軸方
向とが同一の場合についてのものである。

【０００６】図５、図６を用いて図５ａの平面ＯＡＢＣ
上に図５ｂの線分ＤＥを描画する場合について以下説明
する。

【０００７】一般的な処理方法は、線分ＤＥ上の点と平
面ＯＡＢＣ上のＸ，Ｙ座標が同一の点同士のＺ値を比較
し、線分ＤＥ上の点の方が大きければ描画し、小さけれ
ば描画しないという処理をする。この処理を図５、図６
を用いて説明すると、まず、線分ＤＥ上のある点のＸ，
Ｙ座標に対応する平面ＯＡＢＣ上の点のＺ値ＤＺ１をＺ
値用メモリからリード動作により読みだし、メモリ外部
において対応する線分ＤＥ上の点のＺ値ＤＺ２と比較
し、その結果によりマスクデータＭＳＫ１を生成し、Ｚ
値用メモリに対し、線分ＤＥ上のＺ値ＤＺ２とマスクデ
ータＭＳＫ１を与え、後に述べるマスクトライト動作に
より、新しいデータを書き込み、それと同時に、イメー
ジデータ用メモリに対しては、線分ＤＥ上の点のイメー
ジデータＤ１とマスクデータＭＳＫ１を与え、後に述べ
るマスクトライト動作により、新しいデータを書き込
む。

【０００８】前記マスクデータの内容は、線分ＤＥ上の
点と平面ＯＡＢＣ上の点とのＺ値の比較により、線分Ｄ
Ｅ上の点の方が大きければメモリへの書き込みを許可
し、小さければメモリへの書き込みを拒否する内容とな
る。

【０００９】具体的には、線分ＤＥを描く場合は、ま
ず、点Ｄを描画する時は、平面ＯＡＢＣ上の点Ｄと同じ
Ｘ，Ｙ座標の点ＦのＺ値と点ＤのＺ値とを比較し、点Ｄ
のＺ値の方が大きいので、点Ｄを描画することになる。
この操作を線分ＤＥ上の全ての点に対して行なうと、結
果的には図５ｃのように線分ＤＭだけが描画され、線分
ＭＥは平面ＯＡＢＣの裏側に隠れるために描画されな
い。

【００１０】以下に、上記イメージデータ用メモリやＺ
値用メモリとして使用される従来の半導体記憶装置につ
いて説明する。図７は従来の半導体記憶装置の構成図で
ある。図７において、１はメモリセルアレイで、データ
を蓄える機能を有し、２はローデコーダで、メモリセル
アレイ１内の行方向を選択する機能を有し、３はセンス
アンプで、メモリセルアレイ１内の列方向の情報を増幅
する機能を有する。４はカラムデコーダで、メモリセル
アレイ１内のデータをアクセスする時に、列方向を選択
する機能を有する。１０はタイミング発生回路で、ロー
デコード制御信号ＲＡ、及びセンスアンプ駆動信号ＳＡ
を制御する機能を有し、１１はタイミング発生回路で、
カラムデコード制御信号ＣＡを制御する機能を有する。
１２は入力アドレスラッチで、入力アドレス信号ＡＤＤ
Ｒのうち、行アドレスと列アドレスを保持する機能を有
し、３１はマスクレジスタでマスクデータを保持する機
能を有し、１４はデータラッチで入力データを保持する
機能を有し、３２は書き込み制御回路で、マスク信号Ｍ
ＳＫ３の内容によりデータ信号ＤＡＴ３をメモリセルに
書き込む動作を制御する機能を有する。５は制御信号ロ
ーアドレスストローブ入力端子で、制御信号ローアドレ
スストローブ（以下、制御信号／ＲＡＳとする）を入力
する機能を有し、６は制御信号カラムアドレスストロー
ブ入力端子で、制御信号カラムアドレスストローブ（以
下、制御信号／ＣＡＳとする）を入力する機能を有し、
７はアドレス信号入力端子で、アドレス信号ＡＤＤＲを
入力する機能を有し、３０はデータ入力端子で、入力デ
ータＤＡＴＡを入力する機能を有する。

【００１１】次に、以上のように構成された半導体記憶
装置について、マスクトライトサイクルの動作について
説明する。

【００１２】マスクトライトサイクルは、メモリセルア
レイ内の任意のメモリセルに対して、マスクデータの内
容によって、入力データの書き込みを行なったり、行な
わなかったりする動作である。以下に、マスクトライト
サイクルの動作を図８のタイミング図を参照しながら説
明する。

【００１３】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、入力データＤＡ
ＴＡとして、マスクデータＭ１が入力されており、制御
信号／ＲＡＳがローになることにより、タイミング発生
回路１０内でローデコード制御信号ＲＡとセンスアンプ
駆動信号ＳＡが立ち上がり、それぞれ入力アドレスラッ
チ１２、マスクレジスタ３１とセンスアンプ３に入力さ
れる。まず前記ローデコード制御信号ＲＡが、入力アド
レスラッチ１２に入力されることにより、行アドレスＲ
が取り込まれ、ローデコード信号ＲＯＷが出力される。
このローデコード信号ＲＯＷはローデコーダ２に入力さ
れ、ローデコーダ２によりメモリセルアレイ１内の１本
のワード線が選択されることにより、このワード線に接
続されている１行分のメモリセルが選択される。これと
同時に、前記センスアンプ駆動信号ＳＡがセンスアンプ
３に入力されることにより、センスアンプ３が駆動さ
れ、前記メモリセルアレイ１内の１行分のメモリセル内
のデータが増幅される。また、前記ローデコード制御信
号ＲＡが、マスクレジスタ３１に入力されることによ
り、マスクデータＭ１が取り込まれ、マスク信号ＭＳＫ
３が発生し、書き込み制御回路３２へ出力される。

【００１４】その後、図８の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、列アドレスＣ１が入力さ
れており、入力データＤＡＴＡとして、入力データＤ１
が入力されており、制御信号／ＣＡＳがローになること
により、タイミング発生回路１１内でカラムデコード制
御信号ＣＡが立ち上がり、入力アドレスラッチ１２とデ
ータラッチ１４に入力される。まず、カラムデコード制
御信号ＣＡがデータラッチ１４に入力されることによ
り、入力データＤ１を取り込み、データ信号ＤＡＴ３が
書き込み制御回路３２へ出力され、書き込み制御回路３
２は先ほどのマスク信号ＭＳＫ３の内容により、データ
信号ＤＡＴ３が有効であるか無効であるかの選択を行な
い、有効である場合は書き込みデータＤＩ３をカラムデ
コーダ４へ出力し、無効である場合は書き込みデータＤ
Ｉ３を出力しない。また、カラムデコード制御信号ＣＡ
が入力アドレスラッチ１２に入力されることにより、列
アドレスＣ１を取り込み、カラムデコード信号ＣＯＬと
してカラムデコーダ４に加えられ、列方向のメモリセル
が選択され、前記の行方向の選択と合わさって、メモリ
セル１つが選択され、書き込みデータＤＩ３がカラムデ
コーダ４に入力されている場合にだけ、書き込みデータ
ＤＩ３がメモリセルに書き込まれて、結果としてメモリ
セルに対してライトアクセスが行なわれる。

【００１５】図８の区間Ｓ３で制御信号／ＲＡＳ、制御
信号／ＣＡＳがハイになると、図７のローデコード制御
信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって、
メモリ全体としては待機状態になる。このようにして、
図７のメモリセルアレイ内のデータをマスクトライトサ
イクルでアクセスすることができる。

【００１６】

【発明が解決しようとする課題】３次元グラフィクスで
は、表示画面上に各種図形を多数描画するために、前記
３次元グラフィクスの図形処理を高頻度で行なわなけれ
ばならず、つまり、メモリへのリード動作とマスクトラ
イト動作を高頻度で行なわなければならない。

【００１７】しかしながら上記従来の構成では、ディス
プレイ画面に対応した図形データを記憶するためのイメ
ージデータ用メモリへの連続したマスクトライト動作に
おいて、１ピクセルずつ毎回メモリセルを待機状態にし
なければならず、時間がかかるという第一の課題を有
し、また、ディスプレイ画面の奥行き方向の値Ｚを記憶
するためのＺ値用メモリの同一アドレスへの連続したリ
ード動作とそれにつづくマスクトライト動作の組合せの
繰り返しにおいては、リード動作とマスクトライト動作
の間に毎回メモリセルを待機状態にする必要があり、時
間がかかるという第二の課題を有していた。

【００１８】本発明は上記従来の２つの課題を解決する
もので、まず、毎回メモリセルを待機状態にする必要な
しに、連続したマスクトライト動作を行なうことにより
高速にアクセスできる半導体記憶装置を提供することを
第一の目的とし、メモリの同一アドレスへの連続したリ
ード動作とそれにつづくマスクトライト動作の組合せの
繰り返しをメモリセルの待機状態なしに、行なうことに
より高速にアクセスできる半導体記憶装置を提供するこ
とを第二の目的とする。

【００１９】

【課題を解決するための手段】この第一の目的を達成す
るために本発明は、行アドレスと列アドレスとを時分割
で与える半導体記憶装置において、マトリクス状に配置
されたメモリセルにより構成されたメモリセルアレイ
と、行アドレス取り込み時と列アドレス取り込み信号の
立上り時にマスクデータを取り込む手段とを有する構成
とするものである。

【００２０】また、第二の目的を達成するために本発明
は、行アドレスと列アドレスとを時分割で与える半導体
記憶装置において、マトリクス状に配置されたメモリセ
ルにより構成されたメモリセルアレイと、制御信号によ
りアドレス入力ピンからマスクデータを取り込む手段と
を有する構成とするものである。

【００２１】

【作用】この構成により、第一の作用として、毎回メモ
リを待機状態にする必要なしに、連続したマスクトライ
ト動作を行なうことにより高速アクセスを可能とし、第
二の作用として、メモリの同一アドレスへの連続したリ
ード動作とそれにつづくマスクトライト動作の組合せの
繰り返しをメモリの待機状態なしに、行なうことにより
高速アクセスを可能とし、３次元図形処理を高速に行な
うことができる。

【００２２】

【実施例】

（実施例１）図１は本発明の実施例１における半導体記
憶装置の構成図である。

【００２３】図１において、１はメモリセルアレイで、
データを蓄える機能を有し、２はローデコーダで、メモ
リセルアレイ１内の行方向を選択する機能を有し、３は
センスアンプで、メモリセルアレイ１内の列方向の情報
を増幅する機能を有し、４はカラムデコーダで、メモリ
セルアレイ１内の列方向を選択する機能を有する。９は
タイミング発生回路で、マスクレジスタ制御信号ＲＣＭ
を制御する機能を有し、１０はタイミング発生回路で、
ローデコード制御信号ＲＡ、及びセンスアンプ駆動信号
ＳＡを制御する機能を有し、１１はタイミング発生回路
で、カラムデコード制御信号ＣＡを制御する機能を有す
る。１２は入力アドレスラッチで、入力アドレス信号Ａ
ＤＤＲのうち、行アドレスと列アドレスを保持する機能
を有し、１３はマスクレジスタでマスクデータを保持す
る機能を有し、１４はデータラッチで入力データを保持
する機能を有し、１５は書き込み制御回路で、マスク信
号ＭＳＫ１の内容によりデータ信号ＤＡＴ１をメモリセ
ルに書き込む動作を制御する機能を有する。５は制御信
号ローアドレスストローブ入力端子で、制御信号ローア
ドレスストローブ（以下、制御信号／ＲＡＳとする）を
入力する機能を有し、６は制御信号カラムアドレススト
ローブ入力端子で、制御信号カラムアドレスストローブ
（以下、制御信号／ＣＡＳとする）を入力する機能を有
し、７はアドレス信号入力端子で、アドレス信号ＡＤＤ
Ｒを入力する機能を有し、８はデータ入力端子で、入力
データＤＡＴＡを入力する機能を有する。

【００２４】次に、以上のように構成された半導体記憶
装置について、ページモードマスクトライトサイクルの
動作について説明する。ページモードマスクトライトサ
イクルは、メモリセルアレイ内の任意のメモリセルに対
して、マスクデータの内容によって、入力データの書き
込みを行なったり、行なわなかったりする動作を同一ワ
ード線内の任意のメモリセルに対してメモリをアクティ
ブな状態のままで、連続に行なう動作である。以下に、
ページモードマスクトライトサイクルの動作を図２のタ
イミング図を参照しながら説明する。

【００２５】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、入力データＤＡ
ＴＡとして、マスクデータＭ１が入力されており、制御
信号／ＲＡＳがローになることにより、タイミング発生
回路１０内でローデコード制御信号ＲＡとセンスアンプ
駆動信号ＳＡが立ち上がり、それぞれ入力アドレスラッ
チ１２、センスアンプ３に入力される。まず前記ローデ
コード制御信号ＲＡが、入力アドレスラッチ１２に入力
されることにより、行アドレスＲが取り込まれ、ローデ
コード信号ＲＯＷが出力される。このローデコード信号
ＲＯＷはローデコーダ２に入力され、ローデコーダ２に
よりメモリセルアレイ１内の１本のワード線が選択され
ることにより、このワード線に接続されている１行分の
メモリセルが選択される。これと同時に、前記センスア
ンプ駆動信号ＳＡがセンスアンプ３に入力されることに
より、センスアンプ３が駆動され、前記メモリセルアレ
イ１内の１行分のメモリセル内のデータが増幅される。
また、制御信号／ＲＡＳがローになることにより、タイ
ミング発生回路９内でマスクレジスタ制御信号ＲＣＭが
立ち上がり、マスクレジスタ１３に入力される。マスク
レジスタ制御信号ＲＣＭが、マスクレジスタ１３に入力
されることにより、マスクデータＭ１が取り込まれ、マ
スク信号ＭＳＫ１が発生し、書き込み制御回路１５へ出
力される。

【００２６】その後、図２の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、列アドレスＣ１が入力さ
れており、入力データＤＡＴＡとして、入力データＤ１
が入力されており、制御信号／ＣＡＳがローになること
により、タイミング発生回路１１内でカラムデコード制
御信号ＣＡが立ち上がり、入力アドレスラッチ１２とデ
ータラッチ１４に入力される。まず、カラムデコード制
御信号ＣＡがデータラッチ１４に入力されることによ
り、入力データＤ１を取り込み、データ信号ＤＡＴ１が
書き込み制御回路１５へ出力され、書き込み制御回路１
５は先ほどのマスク信号ＭＳＫ１の内容により、データ
信号ＤＡＴ１が有効であるか無効であるかの選択を行な
い、有効である場合は書き込みデータＤＩ１をカラムデ
コーダ４へ出力し、無効である場合は書き込みデータＤ
Ｉ１を出力しない。また、カラムデコード制御信号ＣＡ
が入力アドレスラッチ１２に入力されることにより、列
アドレスＣ１を取り込み、カラムデコード信号ＣＯＬと
してカラムデコーダ４に加えられ、列方向のメモリセル
が選択され、前記の行方向の選択と合わさって、メモリ
セル１つが選択され、書き込みデータＤＩ１がカラムデ
コーダ４に入力されている場合にだけ、書き込みデータ
ＤＩ１がメモリセルに書き込まれて、結果としてメモリ
セルに対してアクセスが行なわれる。

【００２７】図２の区間Ｓ３においては、入力データＤ
ＡＴＡとして、マスクデータＭ２が入力されており、制
御信号／ＣＡＳがハイになることにより、タイミング発
生回路９内でマスクレジスタ制御信号ＲＣＭが立ち上が
り、マスクレジスタ１３に入力される。マスクレジスタ
制御信号ＲＣＭが、マスクレジスタ１３に入力されるこ
とにより、マスクデータＭ２が取り込まれ、マスク信号
ＭＳＫ１が発生し、書き込み制御回路１５へ出力され
る。このように、タイミング発生回路９とマスクレジス
タ１３とにより行アドレス取り込み時と制御信号／ＣＡ
Ｓ立上り時にマスクデータを取り込む手段を実現してい
る。

【００２８】図２の区間Ｓ４においては、まずアドレス
信号ＡＤＤＲとして、列アドレスＣ２が入力されてお
り、入力データＤＡＴＡとして、入力データＤ２が入力
されており、制御信号／ＣＡＳがローになることによ
り、タイミング発生回路１１内でカラムデコード制御信
号ＣＡが立ち上がり、入力アドレスラッチ１２とデータ
ラッチ１４に入力され、まず、カラムデコード制御信号
ＣＡがデータラッチ１４に入力されることにより、入力
データＤ２を取り込み、データ信号ＤＡＴ１が書き込み
制御回路１５へ出力され、書き込み制御回路１５は先ほ
どのマスク信号ＭＳＫ１の内容により、データ信号ＤＡ
Ｔ１が有効であるか無効であるかの選択を行ない、有効
である場合は書き込みデータＤＩ１をカラムデコーダ４
へ出力し、無効である場合は書き込みデータＤＩ１を出
力しない。また、カラムデコード制御信号ＣＡが入力ア
ドレスラッチ１２に入力されることにより、列アドレス
Ｃ２を取り込み、カラムデコード信号ＣＯＬとしてカラ
ムデコーダ４に加えられ、列方向のメモリセルが選択さ
れ、前記の行方向の選択と合わさって、メモリセル１つ
が選択され、書き込みデータＤＩ１がカラムデコーダ４
に入力されている場合にだけ、書き込みデータＤＩ１が
メモリセルに書き込まれて、結果としてメモリセルに対
してライトアクセスが行なわれる。

【００２９】図２の区間Ｓ５で制御信号／ＲＡＳ、制御
信号／ＣＡＳがハイになると、図１のローデコード制御
信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって、
メモリ全体としては待機状態になる。このようにして、
図１のメモリセルアレイ内のデータをページモードマス
クトライトサイクルでアクセスすることができる。

【００３０】（実施例２）図３は本発明の実施例２にお
ける半導体記憶装置の構成図である。

【００３１】図３において、１はメモリセルアレイで、
データを蓄える機能を有し、２はローデコーダで、メモ
リセルアレイ１内の行方向を選択する機能を有し、３は
センスアンプで、メモリセルアレイ１内の列方向の情報
を増幅する機能を有し、２７はカラムデコーダで、メモ
リセルアレイ１内の列方向を選択する機能を有する。１
０はタイミング発生回路で、ローデコード制御信号Ｒ
Ａ、及びセンスアンプ駆動信号ＳＡを制御する機能を有
し、１１はタイミング発生回路で、カラムデコード制御
信号ＣＡを制御する機能を有し、２４はタイミング発生
回路でデータ取り込み制御信号ＷＤを制御する機能を有
する。１２は入力アドレスラッチで、入力アドレス信号
ＡＤＤＲのうち、行アドレスと列アドレスを保持する機
能を有し、２３はマスクレジスタでマスクデータを保持
する機能を有し、２５はデータラッチで入力データを保
持する機能を有し、２６は書き込み制御回路で、マスク
信号ＭＳＫ２の内容によりデータ信号ＤＡＴ２をメモリ
セルに書き込む動作を制御する機能を有する。５は制御
信号ローアドレスストローブ入力端子で、制御信号ロー
アドレスストローブ（以下、制御信号／ＲＡＳとする）
を入力する機能を有し、６は制御信号カラムアドレスス
トローブ入力端子で、制御信号カラムアドレスストロー
ブ（以下、制御信号／ＣＡＳとする）を入力する機能を
有し、２０はアドレス信号入力端子で、アドレス信号Ａ
ＤＤＲを入力する機能を有し、２１は書き込み許可制御
信号入力端子で、書き込み許可制御信号／ＷＥを入力す
る機能を有し、２２はデータ入出力端子で、データを入
出力する機能を有する。

【００３２】次に、以上のように構成された半導体記憶
装置について、ページモードリードモディファイマスク
トライトサイクルの動作について説明する。ページモー
ドリードモディファイマスクトライトサイクルは、メモ
リセルアレイ内の任意のメモリセルに対して、まずメモ
リセルの内容をメモリ外部に読み出し、次にメモリ外部
から新しいデータとマスクデータが与えられ、マスクデ
ータの内容によって、同一メモリセルに対して入力デー
タの書き込みを行なったり、行なわなかったりする動作
を同一ワード線内の任意のメモリセルに対してメモリを
アクティブな状態のままで、連続に行なう動作である。
以下に、ページモードリードモディファイマスクトライ
トサイクルの動作を図４のタイミング図を参照しながら
説明する。

【００３３】まず、区間Ｓ０ではメモリは待機状態であ
る。次に、区間Ｓ１では、まずアドレス信号ＡＤＤＲと
して、行アドレスＲが入力されており、制御信号／ＲＡ
Ｓがローになることにより、タイミング発生回路１０内
でローデコード制御信号ＲＡとセンスアンプ駆動信号Ｓ
Ａが立ち上がり、それぞれ入力アドレスラッチ１２、セ
ンスアンプ３に入力される。まず前記ローデコード制御
信号ＲＡが、入力アドレスラッチ１２に入力されること
により、行アドレスＲが取り込まれ、ローデコード信号
ＲＯＷが出力される。このローデコード信号ＲＯＷはロ
ーデコーダ２に入力され、ローデコーダ２によりメモリ
セルアレイ１内の１本のワード線が選択されることによ
り、このワード線に接続されている１行分のメモリセル
が選択される。これと同時に、前記センスアンプ駆動信
号ＳＡがセンスアンプ３に入力されることにより、セン
スアンプ３が駆動され、前記のメモリセルアレイ１内の
１行分のメモリセル内のデータが増幅される。

【００３４】その後、図４の区間Ｓ２においては、まず
アドレス信号ＡＤＤＲとして、列アドレスＣ１が入力さ
れており、制御信号／ＣＡＳがローになることにより、
タイミング発生回路１１内でカラムデコード制御信号Ｃ
Ａが立ち上がり、入力アドレスラッチ１２に入力され
る。カラムデコード制御信号ＣＡが入力アドレスラッチ
１２に入力されることにより、列アドレスＣ１を取り込
み、カラムデコード信号ＣＯＬとしてカラムデコーダ２
７に加えられ、列方向のメモリセルが選択され、前記の
行方向の選択と合わさって、メモリセル１つが選択さ
れ、メモリセル内のデータＤＯ２がメモリ外部へ出力さ
れ、結果としてメモリセルに対してリード動作が行なわ
れる。

【００３５】図４の区間Ｓ３においては、アドレス信号
入力端子２０からマスクデータＭ１が入力されており、
データ入出力端子２２から入力データＤ１が入力されて
おり、書き込み許可制御信号／ＷＥがロウになることに
より、タイミング発生回路２４内でデータ取り込み制御
信号ＷＤが立ち上がり、マスクレジスタ２３とデータラ
ッチ２５に入力される。データ取り込み制御信号ＷＤが
マスクレジスタ２３に入力されることにより、マスクデ
ータＭ１が取り込まれ、マスク信号ＭＳＫ２が発生し、
書き込み制御回路２６へ出力される。このように、アド
レス信号入力端子２０とタイミング発生回路２４とマス
クレジスタ２３とにより、制御信号によるアドレス入力
ピンからのマスクデータの取り込み手段を実現してい
る。また、データ取り込み制御信号ＷＤがデータラッチ
２５に入力されることにより、入力データＤ１を取り込
み、データ信号ＤＡＴ２が書き込み制御回路２６へ出力
される。書き込み制御回路２６は先ほどのマスク信号Ｍ
ＳＫ２の内容により、データ信号ＤＡＴ２が有効である
か無効であるかの選択を行ない、有効である場合は書き
込みデータＤＩ２をカラムデコーダ２７へ出力し、無効
である場合は、書き込みデータＤＩ２を出力しない。し
たがって、書き込みデータＤＩ２がカラムデコーダ２７
に入力されている場合にだけ、書き込みデータＤＩ２が
メモリセルに書き込まれて、結果として同一メモリセル
に対して読み出し動作とそれにつづく書き込み動作が行
なわれる。そして、制御信号／ＣＡＳがハイになること
により、書き込み動作が終了する。

【００３６】図４の区間Ｓ４においては、まずアドレス
信号ＡＤＤＲとして、列アドレスＣ２が入力されてお
り、制御信号／ＣＡＳがローになることにより、タイミ
ング発生回路１１内でカラムデコード制御信号ＣＡが立
ち上がり、入力アドレスラッチ１２に入力される。カラ
ムデコード制御信号ＣＡが入力アドレスラッチ１２に入
力されることにより、列アドレスＣ２を取り込み、カラ
ムデコード信号ＣＯＬとしてカラムデコーダ２７に加え
られ、列方向のメモリセルが選択され、前記の行方向の
選択と合わさって、メモリセル１つが選択され、メモリ
セル内のデータＤＯ２がメモリ外部へ出力され、結果と
してメモリセルに対してリード動作が行なわれる。

【００３７】図４の区間Ｓ５においては、アドレス信号
入力端子２０からマスクデータＭ２が入力されており、
データ入出力端子２２から入力データＤ２が入力されて
おり、書き込み許可制御信号／ＷＥがロウになることに
より、タイミング発生回路２４内でデータ取り込み制御
信号ＷＤが立ち上がり、マスクレジスタ２３とデータラ
ッチ２５に入力される。データ取り込み制御信号ＷＤが
マスクレジスタ２３に入力されることにより、マスクデ
ータＭ２が取り込まれ、マスク信号ＭＳＫ２が発生し、
書き込み制御回路２６へ出力される。また、データ取り
込み制御信号ＷＤがデータラッチ２５に入力されること
により、入力データＤ２を取り込み、データ信号ＤＡＴ
２が書き込み制御回路２６へ出力される。書き込み制御
回路２６は先ほどのマスク信号ＭＳＫ２の内容により、
データ信号ＤＡＴ２が有効であるか無効であるかの選択
を行ない、有効である場合は書き込みデータＤＩ２をカ
ラムデコーダ２７へ出力し、無効である場合は、書き込
みデータＤＩ２を出力しない。したがって、書き込みデ
ータＤＩ２がカラムデコーダ２７に入力されている場合
にだけ、書き込みデータＤＩ２がメモリセルに書き込ま
れて、結果として同一メモリセルに対して読み出し動作
とそれにつづく書き込み動作が行なわれる。

【００３８】図４の区間Ｓ６で制御信号／ＲＡＳ、制御
信号／ＣＡＳがハイになると、図３のローデコード制御
信号ＲＡとセンスアンプ駆動信号ＳＡが立ち下がって、
メモリ全体としては待機状態になる。このようにして、
図３のメモリセルアレイ内のデータをページモードリー
ドモディファイマスクトライトサイクルでアクセスする
ことができる。

【００３９】

【発明の効果】本発明の第一の実施例の効果としては、
本発明の半導体記憶装置を画像メモリに使用すれば、毎
回メモリを待機状態にする必要なしに、連続したマスク
トライト動作を行なうことにより高速アクセスが可能と
なるため、３次元図形処理におけるイメージデータの書
き込みが高速に行なえる。

【００４０】また本発明の第二の実施例の効果として
は、本発明の半導体記憶装置を画像メモリに使用すれ
ば、メモリの同一アドレスへの連続したリード動作とそ
れにつづくマスクトライト動作の組合せの繰り返しをメ
モリセルの待機状態なしに、行なうことにより高速アク
セスが可能となるため、３次元図形処理におけるＺ値の
比較と書き込みが高速に行なえる。これら２つの効果に
より、３次元図形処理が高速に行なえる。

【００４１】このように、本発明を画像メモリに適用す
ることにより、グラフィクスシステムにおける描画速度
を向上することができるので極めて有用である。

【図面の簡単な説明】

【図１】本発明の実施例１における半導体記憶装置の構
成図

【図２】同実施例における半導体記憶装置のタイミング
図

【図３】本発明の実施例２における半導体記憶装置の構
成図

【図４】同実施例における半導体記憶装置のタイミング
図

【図５】３次元グラフィクスの図形処理図

【図６】３次元グラフィクスの図形処理時のメモリ使用
例を示した図

【図７】従来の半導体記憶装置の構成図

【図８】従来の半導体記憶装置のタイミング図

【符号の説明】

１メモリセルアレイ１４、２５データラッチ９、２４タイミング発生回路１３、２３マスクレジスタ２０アドレス信号入力端子１５、２６書き込み制御回路

Claims

【特許請求の範囲】

【請求項１】行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、マトリクス状に配置された
メモリセルにより構成されたメモリセルアレイと、行ア
ドレス取り込み時と列アドレス取り込み信号の立上り時
にマスクデータを取り込む手段とを有し、ページモード
でマスクデータを取り込むことを特徴とする半導体記憶
装置。
【請求項２】行アドレスと列アドレスとを時分割で与え
る半導体記憶装置において、マトリクス状に配置された
メモリセルにより構成されたメモリセルアレイと、制御
信号によりアドレス信号入力端子からマスクデータを取
り込む手段とを有し、ページモードでマスクデータを取
り込むことを特徴とする半導体記憶装置。