JPH05211130A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05211130A JPH05211130A JP1152292A JP1152292A JPH05211130A JP H05211130 A JPH05211130 A JP H05211130A JP 1152292 A JP1152292 A JP 1152292A JP 1152292 A JP1152292 A JP 1152292A JP H05211130 A JPH05211130 A JP H05211130A
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- Pending
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Abstract
(57)【要約】
【目的】半導体装置におけるコンタクト孔の開口部を広
くしてアスペクト比を緩和しつつ後の熱処理で層間膜か
らのリンの外向拡散を防止し、安定したコンタクト抵抗
を得る。 【構成】シリコン基板１上に拡散層２を形成し、層間膜
のＰＳＧ膜３，第１のＳｉＯ2 膜を形成後第１のコンタ
クト孔５を開孔し、第２のＳｉＯ2 膜６を形成後、第２
のマスクを用いて第２のコンタクト孔９を開孔する。こ
の時コンタクト上部ＰＳＧ側面に酸化シリコン膜をスペ
ーサ８として残す。次にアルミニウム配線１０を形成す
る。
くしてアスペクト比を緩和しつつ後の熱処理で層間膜か
らのリンの外向拡散を防止し、安定したコンタクト抵抗
を得る。 【構成】シリコン基板１上に拡散層２を形成し、層間膜
のＰＳＧ膜３，第１のＳｉＯ2 膜を形成後第１のコンタ
クト孔５を開孔し、第２のＳｉＯ2 膜６を形成後、第２
のマスクを用いて第２のコンタクト孔９を開孔する。こ
の時コンタクト上部ＰＳＧ側面に酸化シリコン膜をスペ
ーサ８として残す。次にアルミニウム配線１０を形成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、金属配線と下層の拡散層あるいは、多結晶シリ
コン配線などの導電層とのコンタクト部の形成方法に関
する。
に関し、金属配線と下層の拡散層あるいは、多結晶シリ
コン配線などの導電層とのコンタクト部の形成方法に関
する。
【０００２】
【従来の技術】従来コンタクト孔の開孔後、拡散層の接
合漏れ電流対策あるいは金属配線とのコンタクト抵抗を
下げる為、コンタクト孔部の拡散層にイオン注入を行な
い、活性化の熱処理を行なっているが、この時層間膜と
して使用されるＰＳＧ膜などのリンを含む酸化シリコン
系絶縁膜よりリンが外向拡散し、金属配線が接触する拡
散層がＰ型である場合コンタクト抵抗が増大する。ある
いは接合漏れ電流等の発生を防止する為、拡散層上に酸
化シリコン膜を形成後、活性化の熱処理を行ない、金属
配線層を成膜する前に除去し、配線形成を行なってい
た。又、配線を高融点金属シリサイド膜で形成した場
合、配線自身の抵抗を下げる為と、配線上の層間膜リフ
ローの為、高温の熱処理を行なっている。また、コンタ
クト部のアスペクト比緩和技術としてはコンタクト開孔
時，等方性エッチと異方性エッチを組合せ、上方で幅広
の開口部を形成する手法をとっている。
合漏れ電流対策あるいは金属配線とのコンタクト抵抗を
下げる為、コンタクト孔部の拡散層にイオン注入を行な
い、活性化の熱処理を行なっているが、この時層間膜と
して使用されるＰＳＧ膜などのリンを含む酸化シリコン
系絶縁膜よりリンが外向拡散し、金属配線が接触する拡
散層がＰ型である場合コンタクト抵抗が増大する。ある
いは接合漏れ電流等の発生を防止する為、拡散層上に酸
化シリコン膜を形成後、活性化の熱処理を行ない、金属
配線層を成膜する前に除去し、配線形成を行なってい
た。又、配線を高融点金属シリサイド膜で形成した場
合、配線自身の抵抗を下げる為と、配線上の層間膜リフ
ローの為、高温の熱処理を行なっている。また、コンタ
クト部のアスペクト比緩和技術としてはコンタクト開孔
時，等方性エッチと異方性エッチを組合せ、上方で幅広
の開口部を形成する手法をとっている。
【０００３】
【発明が解決しようとする課題】従来の熱処理前に酸化
シリコン膜を形成する場合に、その酸化シリコン膜の形
成方法としては、熱酸化法やＣＶＤ法が有るが、熱酸化
法により拡散層表面に酸化シリコン膜を形成した場合、
最近のように薄い拡散層を用いていると、拡散層の不純
物分布が変化してコンタクト抵抗が大きくなる問題があ
る。又ＣＶＤ法の場合コンタクト孔の微細化によりコン
タクト底面に均一な成膜が困難であるという問題があ
る。次に酸化シリコン膜を除去する場合、ウェット系の
エッチングを用いると、コンタクト孔が設計値より大き
くなる、あるいはコンタクト孔微細化によりコンタクト
底面まで液がまわりこまず、均一性良く除去できない問
題がある。又、ドライエッチで除去した場合、ダメージ
が残る等の問題がある。
シリコン膜を形成する場合に、その酸化シリコン膜の形
成方法としては、熱酸化法やＣＶＤ法が有るが、熱酸化
法により拡散層表面に酸化シリコン膜を形成した場合、
最近のように薄い拡散層を用いていると、拡散層の不純
物分布が変化してコンタクト抵抗が大きくなる問題があ
る。又ＣＶＤ法の場合コンタクト孔の微細化によりコン
タクト底面に均一な成膜が困難であるという問題があ
る。次に酸化シリコン膜を除去する場合、ウェット系の
エッチングを用いると、コンタクト孔が設計値より大き
くなる、あるいはコンタクト孔微細化によりコンタクト
底面まで液がまわりこまず、均一性良く除去できない問
題がある。又、ドライエッチで除去した場合、ダメージ
が残る等の問題がある。
【０００４】配線にシリサイド膜を用いた場合、コンタ
クト側面でシリサイド膜とＰＳＧ膜が接触する為、高温
の熱処理時リンがＰＳＧ膜からシリサイド膜へ拡散す
る。従って、シリサイド膜とＮ+ 拡散層とのコンタクト
抵抗は下がるが、Ｐ+ 拡散とのコンタクト抵抗は高くな
り、熱処理の条件によっては絶縁状態になる問題があ
る。 また、アスペクト比緩和の等方性エッチは高集積
化により下層配線とのマージン、近接コンタクトとのマ
ージンに制限があり十分テーパを付けるほどエッチング
できず従って上層配線のカバレージが悪くなるという問
題点がある。
クト側面でシリサイド膜とＰＳＧ膜が接触する為、高温
の熱処理時リンがＰＳＧ膜からシリサイド膜へ拡散す
る。従って、シリサイド膜とＮ+ 拡散層とのコンタクト
抵抗は下がるが、Ｐ+ 拡散とのコンタクト抵抗は高くな
り、熱処理の条件によっては絶縁状態になる問題があ
る。 また、アスペクト比緩和の等方性エッチは高集積
化により下層配線とのマージン、近接コンタクトとのマ
ージンに制限があり十分テーパを付けるほどエッチング
できず従って上層配線のカバレージが悪くなるという問
題点がある。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、導電層を有する半導体チップに層間膜とし
て、リンを含む酸化シリコン系絶縁膜を堆積する工程
と、第１の絶縁膜を形成する工程と、前記導電層上に第
１のコンタクト孔を開孔する工程と、第２の絶縁膜を形
成する工程と、異方性エッチングにより前記第２の絶縁
膜を選択的に除去して前記第１のコンタクト孔の側面に
前記第２の絶縁膜をスペーサとして残すことにより上部
で幅の広くなっている第２のコンタクト孔を形成する工
程と、金属配線を形成する工程とを少なくとも含むとい
うものである。
造方法は、導電層を有する半導体チップに層間膜とし
て、リンを含む酸化シリコン系絶縁膜を堆積する工程
と、第１の絶縁膜を形成する工程と、前記導電層上に第
１のコンタクト孔を開孔する工程と、第２の絶縁膜を形
成する工程と、異方性エッチングにより前記第２の絶縁
膜を選択的に除去して前記第１のコンタクト孔の側面に
前記第２の絶縁膜をスペーサとして残すことにより上部
で幅の広くなっている第２のコンタクト孔を形成する工
程と、金属配線を形成する工程とを少なくとも含むとい
うものである。
【０００６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【０００７】図１（ａ）〜（ｅ）を参照すると本発明の
第１の実施例は、まず図１（ａ）に示すように、Ｐ型シ
リコン基板１の表面部にＮ+ 拡散層２を形成した半導体
チップに層間膜としてＰＳＧ膜３を厚さ６００ｎｍ，第
１の酸化シリコン膜４を厚さ１００ｎｍそれぞれＣＶＤ
法で形成する。次に通常の方法で第１のコンタクト孔５
を異方性エッチで開孔する。次に、図１（ｂ）に示すよ
うに、ＣＶＤ法で厚さ３００ｎｍの第２の酸化シリコン
膜６をＣＶＤ法で形成する。
第１の実施例は、まず図１（ａ）に示すように、Ｐ型シ
リコン基板１の表面部にＮ+ 拡散層２を形成した半導体
チップに層間膜としてＰＳＧ膜３を厚さ６００ｎｍ，第
１の酸化シリコン膜４を厚さ１００ｎｍそれぞれＣＶＤ
法で形成する。次に通常の方法で第１のコンタクト孔５
を異方性エッチで開孔する。次に、図１（ｂ）に示すよ
うに、ＣＶＤ法で厚さ３００ｎｍの第２の酸化シリコン
膜６をＣＶＤ法で形成する。
【０００８】次に、図１（ｃ）に示すように、第１のコ
ンタクト孔より０．５μｍ大きな（片側０．２５μｍ）
開孔を有するホトレジスト膜７を形成し、このホトレジ
スト膜７をマスクとして、図１（ｄ）に示すように、異
方性のエッチングにより第２の酸化シリコン膜６をエッ
チングするが、この時第１のコンタクト孔側面に第２の
酸化シリコン膜をスペーサ８として残す。こうして、上
方が幅広の第２のコンタクト孔９が形成される。次に、
図１（ｅ）に示すように、アルミニウム膜をスパッタ法
で形成し、パターニングしてアルミニウム配線１０を形
成する。
ンタクト孔より０．５μｍ大きな（片側０．２５μｍ）
開孔を有するホトレジスト膜７を形成し、このホトレジ
スト膜７をマスクとして、図１（ｄ）に示すように、異
方性のエッチングにより第２の酸化シリコン膜６をエッ
チングするが、この時第１のコンタクト孔側面に第２の
酸化シリコン膜をスペーサ８として残す。こうして、上
方が幅広の第２のコンタクト孔９が形成される。次に、
図１（ｅ）に示すように、アルミニウム膜をスパッタ法
で形成し、パターニングしてアルミニウム配線１０を形
成する。
【０００９】ＰＳＧ膜をスペーサ８と第１の酸化シリコ
ン膜で覆っているので、ＰＳＧ膜からのリンの外向拡散
を防止できる。また、ウェットエッチングを使用せずに
上方が幅広のコンタクト孔を形成でき、また幅広部の深
さはほぼ第２の酸化シリコン膜の厚さできまるためコン
タクト孔形状の再現性がよく、ＰＳＧ膜３を覆って設け
られた図示しない下層配線との絶縁も確保できる。
ン膜で覆っているので、ＰＳＧ膜からのリンの外向拡散
を防止できる。また、ウェットエッチングを使用せずに
上方が幅広のコンタクト孔を形成でき、また幅広部の深
さはほぼ第２の酸化シリコン膜の厚さできまるためコン
タクト孔形状の再現性がよく、ＰＳＧ膜３を覆って設け
られた図示しない下層配線との絶縁も確保できる。
【００１０】図２（ａ）〜（ｃ）を参照して第２の実施
例について説明する。
例について説明する。
【００１１】本実施例はＣＭＯＳ半導体装置の製造方法
に本発明を適用した例である。図２（ａ）に示すよう
に、Ｐ型シリコン基板１にＮウエル１１，Ｎ+ 拡散層１
２，Ｐ+ 拡散層１３，フィールド酸化膜１４、をそれぞ
れ通常の方法で形成した半導体チップに層間膜としてＰ
ＳＧ膜３を厚さ４００ｎｍ、第１の酸化シリコン膜４を
厚さ１００ｎｍそれぞれＣＶＤ法で形成したのち、Ｎ+
拡散層１２およびＰ+ 拡散層１３上にそれぞれ第１のコ
ンタクト孔５ａ，５ｂをリソグラフィ技術およびドライ
エッチ技術で開孔する。次に第２の酸化シリコン膜６を
厚さ３００ｎｍ、ＣＶＤ法で形成する。次に、図２
（ｂ）に示すように、第１の実施例と同じくコンタクト
のサイズの異なるマスクを用いホトレジスト膜７ａのパ
ターニングを行なう。次に、異方性のエッチングにより
第２の酸化シリコン膜６をエッチングする。この時、図
２（ｃ）に示すように第１のコンタクト孔５ａ，５ｂ側
面には第２の酸化シリコン膜がそれぞれスペーサ８ａ，
８ｂとして残る。次に、タングステンシリサイド（ＷＳ
ｉ2 ）膜１５をスパッタ法で形成する。
に本発明を適用した例である。図２（ａ）に示すよう
に、Ｐ型シリコン基板１にＮウエル１１，Ｎ+ 拡散層１
２，Ｐ+ 拡散層１３，フィールド酸化膜１４、をそれぞ
れ通常の方法で形成した半導体チップに層間膜としてＰ
ＳＧ膜３を厚さ４００ｎｍ、第１の酸化シリコン膜４を
厚さ１００ｎｍそれぞれＣＶＤ法で形成したのち、Ｎ+
拡散層１２およびＰ+ 拡散層１３上にそれぞれ第１のコ
ンタクト孔５ａ，５ｂをリソグラフィ技術およびドライ
エッチ技術で開孔する。次に第２の酸化シリコン膜６を
厚さ３００ｎｍ、ＣＶＤ法で形成する。次に、図２
（ｂ）に示すように、第１の実施例と同じくコンタクト
のサイズの異なるマスクを用いホトレジスト膜７ａのパ
ターニングを行なう。次に、異方性のエッチングにより
第２の酸化シリコン膜６をエッチングする。この時、図
２（ｃ）に示すように第１のコンタクト孔５ａ，５ｂ側
面には第２の酸化シリコン膜がそれぞれスペーサ８ａ，
８ｂとして残る。次に、タングステンシリサイド（ＷＳ
ｉ2 ）膜１５をスパッタ法で形成する。
【００１２】下地とのコンタクト抵抗を下げる為、Ｎ+
拡散層１２領域にはリンを、Ｐ+ 拡散層１３領域にはボ
ロンをそれぞれ１×１０16ｃｍ-2程度、イオン注入を行
ない、９００℃、１０分の熱処理を行ない活性化する。
拡散層１２領域にはリンを、Ｐ+ 拡散層１３領域にはボ
ロンをそれぞれ１×１０16ｃｍ-2程度、イオン注入を行
ない、９００℃、１０分の熱処理を行ない活性化する。
【００１３】こうして、Ｎ+ 拡散層１２，Ｐ+ 拡散層１
３のいずれの側にも良好なコンタクトを実現することが
できる。なおタングステンシリサイドのほかモリブデン
シリサイドなどの高融点金属シリサイドを使用してもよ
い。
３のいずれの側にも良好なコンタクトを実現することが
できる。なおタングステンシリサイドのほかモリブデン
シリサイドなどの高融点金属シリサイドを使用してもよ
い。
【００１４】以上の説明は、導電層として拡散層の場合
について説明したが、多結晶シリコン膜と配線とのコン
タクト部も同様に形成することができる。
について説明したが、多結晶シリコン膜と配線とのコン
タクト部も同様に形成することができる。
【００１５】
【発明の効果】以上説明したように本発明は、リフロー
性を有するＰＳＧなどの酸化シリコン系絶縁膜にコンタ
クト孔を開孔し側面にスペーサを形成する事により、後
の熱処理におけるリンの外向拡散をおさえる事ができ
る。特に高融点金属シリサイド配線の場合もシリサイド
中へリンが拡散してＰ+ 拡散層とのコンタクト抵抗を上
げる事なく安定したコンタクト抵抗が得られるという効
果を有する。
性を有するＰＳＧなどの酸化シリコン系絶縁膜にコンタ
クト孔を開孔し側面にスペーサを形成する事により、後
の熱処理におけるリンの外向拡散をおさえる事ができ
る。特に高融点金属シリサイド配線の場合もシリサイド
中へリンが拡散してＰ+ 拡散層とのコンタクト抵抗を上
げる事なく安定したコンタクト抵抗が得られるという効
果を有する。
【００１６】又、２度のコンタクトエッチを行なう事に
より等方性エッチングと異方性エッチングの組合せと同
じく開口部を広くでき、アスペクト比を緩和し配線のカ
バレージを良好にできる効果を有する。
より等方性エッチングと異方性エッチングの組合せと同
じく開口部を広くでき、アスペクト比を緩和し配線のカ
バレージを良好にできる効果を有する。
【図１】本発明の第１の実施例を説明するため（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
【図２】本発明の第２の実施例を説明するため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
１ Ｐ型シリコン基板 ２ Ｎ+ 拡散層 ３ ＰＳＧ膜 ４ 第１の酸化シリコン膜 ５，５ａ，５ｂ 第１のコンタクト孔 ６ 第２の酸化シリコン膜 ７，７ａ ホトレジスト膜 ８，８ａ，８ｂ スペーサ ９ 第２のコンタクト孔 １０ アルミニウム配線 １１ Ｎウェル １２ Ｎ+ 拡散層 １３ Ｐ+ 拡散層 １４ フィールド酸化膜 １５ タングステンシリサイド配線
Claims (2)
- 【請求項１】 導電層を有する半導体チップに層間膜と
して、リンを含む酸化シリコン系絶縁膜を堆積する工程
と、第１の絶縁膜を形成する工程と、前記導電層上に第
１のコンタクト孔を開孔する工程と、第２の絶縁膜を形
成する工程と、異方性エッチングにより前記第２の絶縁
膜を選択的に除去して前記第１のコンタクト孔の側面に
前記第２の絶縁膜をスペーサとして残すことにより上部
で幅の広くなっている第２のコンタクト孔を形成する工
程と、金属配線を形成する工程とを少なくとも含む事を
特徴とする半導体装置の製造方法。 - 【請求項２】 金属配線として高融点金属シリサイド膜
を形成したのちその下部にある導電層と同一導電型の不
純物のイオン注入を行なう請求項１記載の半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152292A JPH05211130A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152292A JPH05211130A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211130A true JPH05211130A (ja) | 1993-08-20 |
Family
ID=11780313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152292A Pending JPH05211130A (ja) | 1992-01-27 | 1992-01-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
-
1992
- 1992-01-27 JP JP1152292A patent/JPH05211130A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100522761B1 (ko) * | 1999-12-30 | 2005-10-21 | 주식회사 하이닉스반도체 | 쌍상감법을 이용한 반도체 메모리 소자의 패턴 형성 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981027 |