JPH0521379A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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Landscapes
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Abstract
(57)【要約】
【目的】高周波帯用半導体装置の低抵抗、微細寸法、高
信頼性を備えた電極を容易に歩留良く形成する。 【構成】半導体基板１にタングステンシリサイド２を堆
積したのち、反応性イオンエッチングにより選択エッチ
ングする。つぎにＳｉＯ2 膜３を成長させエッチバック
により平坦化する。つぎにチタン４および金５を連続し
て堆積する。つぎにフォトレジスト（図示せず）をマス
クとして沃素系の水溶液で金５をウェットエッチングす
る。つぎに電解金めっきにより金めっき膜６を形成す
る。このあと金めっき膜６をマスクとして、反応性イオ
ンエッチンによりめっきの電流経路となっていたチタン
４を除去して電極が完成する。
信頼性を備えた電極を容易に歩留良く形成する。 【構成】半導体基板１にタングステンシリサイド２を堆
積したのち、反応性イオンエッチングにより選択エッチ
ングする。つぎにＳｉＯ2 膜３を成長させエッチバック
により平坦化する。つぎにチタン４および金５を連続し
て堆積する。つぎにフォトレジスト（図示せず）をマス
クとして沃素系の水溶液で金５をウェットエッチングす
る。つぎに電解金めっきにより金めっき膜６を形成す
る。このあと金めっき膜６をマスクとして、反応性イオ
ンエッチンによりめっきの電流経路となっていたチタン
４を除去して電極が完成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の電極形成方
法に関し、特に電界効果トランジスタのゲート電極また
はバイポーラトランジスタのベース電極などの微細寸
法、低抵抗、高信頼性の３条件を満たす電極形成方法に
関するものである。
法に関し、特に電界効果トランジスタのゲート電極また
はバイポーラトランジスタのベース電極などの微細寸
法、低抵抗、高信頼性の３条件を満たす電極形成方法に
関するものである。
【０００２】
【従来の技術】高信頼性および高周波特性に対応するた
め、２層以上を合成した電極が実用化されている。耐熱
性を確保するため高融点金属またはそのシリサイドや窒
化膜を微細加工して下層に配置される。抵抗の小さい金
を必要に応じて断面積を大きく確保して上層に配置され
る。
め、２層以上を合成した電極が実用化されている。耐熱
性を確保するため高融点金属またはそのシリサイドや窒
化膜を微細加工して下層に配置される。抵抗の小さい金
を必要に応じて断面積を大きく確保して上層に配置され
る。
【０００３】従来技術による電極形成方法について、図
３を参照して説明する。
３を参照して説明する。
【０００４】半導体基板１にスパッタによりタングステ
ンシリサイド２を堆積してから反応性イオンエンッチン
グにより選択エッチングする。つぎにＣＶＤによりＳｉ
Ｏ2 膜３を堆積してからフォトレジスト（図示せず）を
塗布して平坦化する。つぎに反応性イオンエッチングに
よりエッチバックしてタングステンシリサイド２の表面
を露出させる。
ンシリサイド２を堆積してから反応性イオンエンッチン
グにより選択エッチングする。つぎにＣＶＤによりＳｉ
Ｏ2 膜３を堆積してからフォトレジスト（図示せず）を
塗布して平坦化する。つぎに反応性イオンエッチングに
よりエッチバックしてタングステンシリサイド２の表面
を露出させる。
【０００５】つぎにスパッタまたは蒸着により、チタン
４および金６ａを堆積する。つぎにフォトレジスト（図
示せず）をマスクとしてアルゴンイオンを用いたイオン
ミリングにより金６ａおよびチタン４を選択エッチング
する。
４および金６ａを堆積する。つぎにフォトレジスト（図
示せず）をマスクとしてアルゴンイオンを用いたイオン
ミリングにより金６ａおよびチタン４を選択エッチング
する。
【０００６】
【発明が解決しようとする課題】電極の抵抗を低減する
ため、上層の金の厚さは通常０．５μｍ以上とされてい
る。電極パターンの微細化により沃素系の水溶液による
ウェットエッチングが困難になっている。反応性イオン
エッチングも、まだ実用化の段階に達していないので、
上層の金のエッチングには専らアルゴンイオンによるイ
オンミリングが用いられている。
ため、上層の金の厚さは通常０．５μｍ以上とされてい
る。電極パターンの微細化により沃素系の水溶液による
ウェットエッチングが困難になっている。反応性イオン
エッチングも、まだ実用化の段階に達していないので、
上層の金のエッチングには専らアルゴンイオンによるイ
オンミリングが用いられている。
【０００７】イオンミリングでは、電極近傍の段差やマ
スクとなるフォトレジストの側面などに再付着する恐れ
がある。図３に示すように、電極となる金６ａの側面に
ばり７が生じてショートすることがある。
スクとなるフォトレジストの側面などに再付着する恐れ
がある。図３に示すように、電極となる金６ａの側面に
ばり７が生じてショートすることがある。
【０００８】電極端面のばり７に対してはフォトレジス
トパターンの側面を垂直に近くしないでテーパー角をつ
け、半導体基板を回転しながらイオンミリングして再付
着を妨げることが提案されている。この方法はフォトレ
ジストパターンが後退して電極寸法が細くなり、電極抵
抗が大きくなるので実用化されていない。
トパターンの側面を垂直に近くしないでテーパー角をつ
け、半導体基板を回転しながらイオンミリングして再付
着を妨げることが提案されている。この方法はフォトレ
ジストパターンが後退して電極寸法が細くなり、電極抵
抗が大きくなるので実用化されていない。
【０００９】
【課題を解決するための手段】本発明の半導体装置の電
極形成方法は、半導体基板の一主面上に第１の導電膜を
堆積する工程と、前記第１の導電膜を含む前記半導体基
板上に第２の導電膜および第３の金属膜を連続して堆積
する工程と、前記第１の導電膜の直上を除いて前記第３
の金属膜を選択エッチングする工程と、新規にマスク形
成することなく、前記第３の金属膜上のみに選択的に、
前記第２の導電膜を電流パスとする電界めっきにより金
めっき膜を成長させる工程と、前記金めっき膜をマスク
として前記第２の導電膜をエッチングする工程とを含む
ものである。
極形成方法は、半導体基板の一主面上に第１の導電膜を
堆積する工程と、前記第１の導電膜を含む前記半導体基
板上に第２の導電膜および第３の金属膜を連続して堆積
する工程と、前記第１の導電膜の直上を除いて前記第３
の金属膜を選択エッチングする工程と、新規にマスク形
成することなく、前記第３の金属膜上のみに選択的に、
前記第２の導電膜を電流パスとする電界めっきにより金
めっき膜を成長させる工程と、前記金めっき膜をマスク
として前記第２の導電膜をエッチングする工程とを含む
ものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｄ）を参照して説明する。
〜（ｄ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、半導体
基板１上に下層金属となる厚さ５００ｎｍのタングステ
ンシリサイド２を堆積する。つぎにフォトレジスト（図
示せず）をマスクとして反応性イオンエッチングにより
タングスステンシリサイド２を選択エッチングする。
基板１上に下層金属となる厚さ５００ｎｍのタングステ
ンシリサイド２を堆積する。つぎにフォトレジスト（図
示せず）をマスクとして反応性イオンエッチングにより
タングスステンシリサイド２を選択エッチングする。
【００１２】つぎに図１（ｂ）に示すように、ＣＶＤに
より厚さ８００ｎｍ以上のＳｉＯ2 膜３を成長させ、フ
ォトレジスト（図示せず）を塗布して平坦化する。つぎ
にタングステンシリサイド２とＳｉＯ2 膜３とのエッチ
ング速度がほぼ等しくなる条件で反応性イオンエッチン
グを行なって、タングステンシリサイド２の表面を露出
させる。
より厚さ８００ｎｍ以上のＳｉＯ2 膜３を成長させ、フ
ォトレジスト（図示せず）を塗布して平坦化する。つぎ
にタングステンシリサイド２とＳｉＯ2 膜３とのエッチ
ング速度がほぼ等しくなる条件で反応性イオンエッチン
グを行なって、タングステンシリサイド２の表面を露出
させる。
【００１３】つぎに図１（ｃ）に示すように、真空蒸着
により厚さ５０〜１００ｎｍのチタン４および厚さ５０
〜１００ｎｍの金５を連続して堆積する。つぎにフォト
レジスト（図示せず）をマスクとして沃素系の水溶液を
用いて金５をウェットエッチングする。金５は薄いの
で、幅１μｍまでは精度良くウェットエッチングするこ
とができる。
により厚さ５０〜１００ｎｍのチタン４および厚さ５０
〜１００ｎｍの金５を連続して堆積する。つぎにフォト
レジスト（図示せず）をマスクとして沃素系の水溶液を
用いて金５をウェットエッチングする。金５は薄いの
で、幅１μｍまでは精度良くウェットエッチングするこ
とができる。
【００１４】つぎに図１（ｄ）に示すように、新たにマ
スクを用いることなく亜硫酸金塩などを用いて電解金め
っきを行なって厚さ５００ｎｍの金めっき膜６を形成す
る。
スクを用いることなく亜硫酸金塩などを用いて電解金め
っきを行なって厚さ５００ｎｍの金めっき膜６を形成す
る。
【００１５】このあと金めっき膜６をマスクとして、反
応性イオンエッチンによりめっきの電流経路となってい
たチタン４を除去して電極が完成する。
応性イオンエッチンによりめっきの電流経路となってい
たチタン４を除去して電極が完成する。
【００１６】本実施例では上層の厚い金めっき膜のパタ
ーニングを従来のエッチングの代りに金めっき成長で行
なっている。金めっきは予め高精度で形成されたパター
ン上のみに選択的に等方成長する。そのため容易に安定
して断面積を拡げることができる。従来のようなエッチ
ングに伴なう加工寸法のばらつきや、ばりなど金属残り
による電極間ショートを解消することができた。
ーニングを従来のエッチングの代りに金めっき成長で行
なっている。金めっきは予め高精度で形成されたパター
ン上のみに選択的に等方成長する。そのため容易に安定
して断面積を拡げることができる。従来のようなエッチ
ングに伴なう加工寸法のばらつきや、ばりなど金属残り
による電極間ショートを解消することができた。
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１８】はじめに図２（ａ）に示すように、半導体
基板１上のＳｉＯ2膜３の開口に窒化タングステン２
ａ、チタン４、白金５ａを連続して埋め込むように堆積
する。
基板１上のＳｉＯ2膜３の開口に窒化タングステン２
ａ、チタン４、白金５ａを連続して埋め込むように堆積
する。
【００１９】つぎに図２（ｂ）に示すように、フォトレ
ジスト（図示せず）をマスクとしてアルゴンイオンを用
いてイオンミリングを行なって白金５ａをパターニング
する。このとき白金５ａは薄いのでイオンミリングによ
ってばりは生じない。つぎに白金５上のみに金めっき膜
６を成長させる。
ジスト（図示せず）をマスクとしてアルゴンイオンを用
いてイオンミリングを行なって白金５ａをパターニング
する。このとき白金５ａは薄いのでイオンミリングによ
ってばりは生じない。つぎに白金５上のみに金めっき膜
６を成長させる。
【００２０】つぎに図２（ｃ）に示すように、反応性イ
オンエッチングによりチタン４および窒化タングステン
２ａをエッチングして電極が完成する。
オンエッチングによりチタン４および窒化タングステン
２ａをエッチングして電極が完成する。
【００２１】本発明で下層金属として用いたタングステ
ンシリサイドや窒化タングステンの代りに、高融点金
属、高融点金属のシリサイド、高融点金属の窒化物のい
ずれかを用いることができる。また電流パスとして用い
たチタンの代りにクロムまたは窒化チタンを用いること
ができる。
ンシリサイドや窒化タングステンの代りに、高融点金
属、高融点金属のシリサイド、高融点金属の窒化物のい
ずれかを用いることができる。また電流パスとして用い
たチタンの代りにクロムまたは窒化チタンを用いること
ができる。
【００２２】
【発明の効果】下層金属をパターニングしてから絶縁膜
を堆積して平坦化する。つぎに電流経路となる下層金属
との密着性が優れた活性金属膜（例えばチタン）と抵抗
率の低い金または白金とを堆積する。つぎに金または白
金をパターニングして、この金または白金のみに電解め
っきして金めっき膜を形成する。最後に金めっき膜をマ
スクとして金または白金とチタンとをエッチングして電
極が完成する。
を堆積して平坦化する。つぎに電流経路となる下層金属
との密着性が優れた活性金属膜（例えばチタン）と抵抗
率の低い金または白金とを堆積する。つぎに金または白
金をパターニングして、この金または白金のみに電解め
っきして金めっき膜を形成する。最後に金めっき膜をマ
スクとして金または白金とチタンとをエッチングして電
極が完成する。
【００２３】その結果、微細寸法の電極を容易に精度良
く、高歩留で形成することができるようになった。
く、高歩留で形成することができるようになった。
【００２４】下層金属寸法０．５μｍ、上層金属（金め
っき膜）の寸法１μｍ厚さ０．５μｍの電極を形成した
ところ、従来技術による歩留９０％であったものが本発
明の第１および第２の実施例ではほぼ１００％が得られ
た。
っき膜）の寸法１μｍ厚さ０．５μｍの電極を形成した
ところ、従来技術による歩留９０％であったものが本発
明の第１および第２の実施例ではほぼ１００％が得られ
た。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】従来技術による電極を示す断面図である。
１ 半導体基板
２ タングステンシリサイド
２ａ 窒化タングステン
３ ＳｉＯ2 膜
４ チタン
５ 金
５ａ 白金
６ 金めっき膜
６ａ 金
７ ばり
Claims (2)
- 【請求項１】 半導体基板の一主面上に第１の導電膜を
堆積する工程と、前記第１の導電膜を含む前記半導体基
板上に第２の導電膜および第３の金属膜を連続して堆積
する工程と、前記第１の導電膜の直上を除いて前記第３
の金属膜を選択エッチングする工程と、新規にマスク形
成することなく、前記第３の金属膜上のみに選択的に、
前記第２の導電膜を電流パスとする電界めっきにより金
めっき膜を成長させる工程と、前記金めっき膜をマスク
として前記第２の導電膜をエッチングする工程とを含む
半導体装置の電極形成方法。 - 【請求項２】 第１の導電膜が高融点金属、高融点金属
のシリサイド、高融点金属の窒化物のうち１つからな
り、第２の導電膜がクロム、チタン、窒化チタンのうち
１つからなり、第３の金属膜が金および白金のうち１つ
である請求項１記載の半導体装置の電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078791A JPH0521379A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17078791A JPH0521379A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521379A true JPH0521379A (ja) | 1993-01-29 |
Family
ID=15911362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17078791A Pending JPH0521379A (ja) | 1991-07-11 | 1991-07-11 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455183A (en) * | 1994-01-03 | 1995-10-03 | Honeywell Inc. | Method for fabricating a FET having a dielectrically isolated gate connect |
-
1991
- 1991-07-11 JP JP17078791A patent/JPH0521379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5455183A (en) * | 1994-01-03 | 1995-10-03 | Honeywell Inc. | Method for fabricating a FET having a dielectrically isolated gate connect |
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