JPH0521891A - 埋込み構造半導体レーザの製造方法 - Google Patents
埋込み構造半導体レーザの製造方法Info
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- JPH0521891A JPH0521891A JP17205991A JP17205991A JPH0521891A JP H0521891 A JPH0521891 A JP H0521891A JP 17205991 A JP17205991 A JP 17205991A JP 17205991 A JP17205991 A JP 17205991A JP H0521891 A JPH0521891 A JP H0521891A
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Abstract
(57)【要約】
〔目的〕 埋込み層の平坦性を実現し、高性能な半導体
レーザが製作できる半導体レーザ製造方法を提供する。 〔構成〕 ｎ形ＩｎＰ半導体基板１または該基板１上に
バッファ層１bが形成されている基板上に、活性層２、
ｐ形ＩｎＰクラッド層３を堆積し、前記クラッド層３、
活性層２もしくはバッファ層１bを選択的にエッチング
してメサ構造を形成し、該メサ構造以外の領域をｐ形Ｉ
ｎＰ電流ブロック層５及びVI族ドーパントを用いたｎ形
ＩｎＰ電流閉じ込め層６で埋込み、電流狭窄及び光閉じ
込め層を形成し、該基板全面にｐ形ＩｎＰクラッド層７
とｐ形キャップ層８を堆積する半導体レーザの製造方法
である。 〔効果〕 レーザ特性の均一性，制御性を向上すること
ができ、さらに、レーザ製作の歩留まりを向上すること
ができる。
レーザが製作できる半導体レーザ製造方法を提供する。 〔構成〕 ｎ形ＩｎＰ半導体基板１または該基板１上に
バッファ層１bが形成されている基板上に、活性層２、
ｐ形ＩｎＰクラッド層３を堆積し、前記クラッド層３、
活性層２もしくはバッファ層１bを選択的にエッチング
してメサ構造を形成し、該メサ構造以外の領域をｐ形Ｉ
ｎＰ電流ブロック層５及びVI族ドーパントを用いたｎ形
ＩｎＰ電流閉じ込め層６で埋込み、電流狭窄及び光閉じ
込め層を形成し、該基板全面にｐ形ＩｎＰクラッド層７
とｐ形キャップ層８を堆積する半導体レーザの製造方法
である。 〔効果〕 レーザ特性の均一性，制御性を向上すること
ができ、さらに、レーザ製作の歩留まりを向上すること
ができる。
Description
【０００１】
【産業上の利用分野】本発明は、有機金属気相成長法を
用いた埋込み構造半導体レーザの製造方法に関するもの
である。
用いた埋込み構造半導体レーザの製造方法に関するもの
である。
【０００２】
【従来の技術】埋込み構造半導体レーザを製作する場
合、活性領域を含んだメサ構造を選択的に埋め込む工程
が必要である。この工程を有機金属気相成長法を用いて
行う場合、有機金属気相成長法が非平衡輸送律則である
ためにメサ両端に異常成長が発生し、メサ構造を平坦に
埋め込むことが困難であった。そのため、従来技術にお
いては図８に示すように、高さを低く（厚さｈ＜１μ
m）抑えたメサ構造を用い、２回の埋込み成長を行うこ
とにより、埋込み構造レーザ素子を製作したり、また、
図９に示すようにメサ高の高いメサ構造を用いたいとき
は、メサ上部の選択マスクに庇を形成してメサ両端の成
長を抑えるメサ構造を用いて埋込み成長を行いレーザ構
造を製作したりしていた。なお、図８及び図９におい
て、１１aはｎ形基板、１１bはｎ形バッファ層、１２は
活性層、１３はｐ形クラッド層、１４はＳiＯ2膜、１５
はｐ形電流ブロック層、１６はｎ形電流閉じ込め層、１
７はｐ形オーバークラッド層、１８はｐ形キャップ層で
ある。
合、活性領域を含んだメサ構造を選択的に埋め込む工程
が必要である。この工程を有機金属気相成長法を用いて
行う場合、有機金属気相成長法が非平衡輸送律則である
ためにメサ両端に異常成長が発生し、メサ構造を平坦に
埋め込むことが困難であった。そのため、従来技術にお
いては図８に示すように、高さを低く（厚さｈ＜１μ
m）抑えたメサ構造を用い、２回の埋込み成長を行うこ
とにより、埋込み構造レーザ素子を製作したり、また、
図９に示すようにメサ高の高いメサ構造を用いたいとき
は、メサ上部の選択マスクに庇を形成してメサ両端の成
長を抑えるメサ構造を用いて埋込み成長を行いレーザ構
造を製作したりしていた。なお、図８及び図９におい
て、１１aはｎ形基板、１１bはｎ形バッファ層、１２は
活性層、１３はｐ形クラッド層、１４はＳiＯ2膜、１５
はｐ形電流ブロック層、１６はｎ形電流閉じ込め層、１
７はｐ形オーバークラッド層、１８はｐ形キャップ層で
ある。
【０００３】
【発明が解決しようとする課題】しかしながら、高さを
低く抑えたメサ構造を用いた場合、埋込み層でｐ・ｎ逆
バイアスにより十分な電流ブロックを行うためには１.
５〜２.０μm程度の膜厚が必要であり、メサ両端の埋込
み層が大きく盛り上がる（１.０μm以上）ことになる。
そのため、２回目の埋込み成長で基板全面に成長を行っ
て素子表面の平坦化を行うことが困難であり、その後の
電極分離、素子間分離の工程に支障をきたすことにな
る。また、庇付き選択マスクを用いる場合はメサ構造形
成にウェットエッチングを用いる必要があり、メサ形状
の制御性の点で問題があった。そのため、レーザ特性の
均一性、制御性の低下、レーザ製作の歩留まりの低下の
原因になった。
低く抑えたメサ構造を用いた場合、埋込み層でｐ・ｎ逆
バイアスにより十分な電流ブロックを行うためには１.
５〜２.０μm程度の膜厚が必要であり、メサ両端の埋込
み層が大きく盛り上がる（１.０μm以上）ことになる。
そのため、２回目の埋込み成長で基板全面に成長を行っ
て素子表面の平坦化を行うことが困難であり、その後の
電極分離、素子間分離の工程に支障をきたすことにな
る。また、庇付き選択マスクを用いる場合はメサ構造形
成にウェットエッチングを用いる必要があり、メサ形状
の制御性の点で問題があった。そのため、レーザ特性の
均一性、制御性の低下、レーザ製作の歩留まりの低下の
原因になった。
【０００４】本発明は、前記問題点を解決するためにな
されたものであり、本発明の目的は、メサ構造埋込み成
長時にVI族のドーパントを用いた高濃度ｎ形ＩｎＰを使
用することにより、埋込み層の平坦性を実現し、高性能
な半導体レーザの製作が可能な技術を提供することにあ
る。
されたものであり、本発明の目的は、メサ構造埋込み成
長時にVI族のドーパントを用いた高濃度ｎ形ＩｎＰを使
用することにより、埋込み層の平坦性を実現し、高性能
な半導体レーザの製作が可能な技術を提供することにあ
る。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明の（１）手段である半導体レーザの製造方法
おいては、ｎ形ＩｎＰ半導体基板上または該基板上にｎ
形ＩｎＰバッファ層が形成されている基板上に、活性層
とｐ形ＩｎＰクラッド層を堆積する工程と、該基板表面
をストライプ状にマスクし、前記クラッド層，活性層，
バッファ層または当該半導体基板を選択的にエッチング
してメサ構造を形成する工程と、該メサ構造上面のマス
クを用いてメサ構造以外の領域をｐ形ＩｎＰ電流ブロッ
ク層及びVI族ドーパントを用いたｎ形ＩｎＰ電流閉じ込
め層で埋込み、電流狭窄及び光閉じ込め層を形成する工
程と、メサ構造上面のマスクを除去し、該基板全面にｐ
形ＩｎＰクラッド層とｐ形キャップ層を堆積する工程を
備えたことを最も主要な特徴とする。
に、本発明の（１）手段である半導体レーザの製造方法
おいては、ｎ形ＩｎＰ半導体基板上または該基板上にｎ
形ＩｎＰバッファ層が形成されている基板上に、活性層
とｐ形ＩｎＰクラッド層を堆積する工程と、該基板表面
をストライプ状にマスクし、前記クラッド層，活性層，
バッファ層または当該半導体基板を選択的にエッチング
してメサ構造を形成する工程と、該メサ構造上面のマス
クを用いてメサ構造以外の領域をｐ形ＩｎＰ電流ブロッ
ク層及びVI族ドーパントを用いたｎ形ＩｎＰ電流閉じ込
め層で埋込み、電流狭窄及び光閉じ込め層を形成する工
程と、メサ構造上面のマスクを除去し、該基板全面にｐ
形ＩｎＰクラッド層とｐ形キャップ層を堆積する工程を
備えたことを最も主要な特徴とする。
【０００６】（２）手段である半導体レーザの製造方法
においては、ｎ形ＩｎＰ半導体基板上または該基板上に
ｎ形ＩｎＰバッファ層が形成されている基板上に、活性
層，ｐ形ＩｎＰクラッド層，ｐ形キャップ層を堆積する
工程と、該基板表面をストライプ状にマスクし、前記キ
ャップ層，クラッド層，活性層，バッファ層または当該
半導体基板を選択的にエッチングしてメサ構造を形成す
る工程と、該メサ構造上面のマスクを用いてメサ構造以
外の領域をｐ形ＩｎＰ電流ブロック層及びVI族ドーパン
トを用いたｎ形ＩｎＰ電流閉じ込め層で埋込み、電流狭
窄及び光閉じ込め層を形成する工程を備えたことを特徴
とする。
においては、ｎ形ＩｎＰ半導体基板上または該基板上に
ｎ形ＩｎＰバッファ層が形成されている基板上に、活性
層，ｐ形ＩｎＰクラッド層，ｐ形キャップ層を堆積する
工程と、該基板表面をストライプ状にマスクし、前記キ
ャップ層，クラッド層，活性層，バッファ層または当該
半導体基板を選択的にエッチングしてメサ構造を形成す
る工程と、該メサ構造上面のマスクを用いてメサ構造以
外の領域をｐ形ＩｎＰ電流ブロック層及びVI族ドーパン
トを用いたｎ形ＩｎＰ電流閉じ込め層で埋込み、電流狭
窄及び光閉じ込め層を形成する工程を備えたことを特徴
とする。
【０００７】
【作用】前述の手段によれば、有機金属気相成長法を用
いたメサ構造埋込み工程において、ｎ形ＩnＰ埋込み層
にVI族ドーパントを用い、VI族ドーパント高濃度ドーピ
ングｎ形ＩnＰに特徴的な（１００）ファッセットを出
した成長過程を利用して、メサ両端の埋込み層の異常成
長及び盛り上がりを抑制し、埋込み層表面を平坦化でき
る。
いたメサ構造埋込み工程において、ｎ形ＩnＰ埋込み層
にVI族ドーパントを用い、VI族ドーパント高濃度ドーピ
ングｎ形ＩnＰに特徴的な（１００）ファッセットを出
した成長過程を利用して、メサ両端の埋込み層の異常成
長及び盛り上がりを抑制し、埋込み層表面を平坦化でき
る。
【０００８】すなわち、従来の技術では、有機金属気相
成長法で埋込み成長を行う場合は異常成長を抑え、平坦
性を向上させるためにメサ高を低く抑えたり、庇付き選
択マスクを用いたりしているので、メサを低く抑えた場
合は平坦な結晶表面を得ることが困難であり、また、庇
を製作するためにはウェットエッチングを用いるためメ
サ形状の制御性に問題が残る。しかし、本発明では、特
別なメサ構造を用いることなく有機金属気相成長特有の
成長機構を利用することにより、埋込み層を平坦化する
ことができ、低いメサ構造を用いた場合でも平坦な素子
表面を得ることが可能である。また、高いメサを用いる
場合でも庇を形成することなく異常成長はもちろん埋込
み層の大きな盛り上がりも抑制して埋め込むことが可能
であり、ドライエッチングのみにより形成したメサ構造
を使用することが可能である。これらにより、レーザ特
性の均一性，制御性を向上することができ、さらにレー
ザ製作の歩留を向上することができる。
成長法で埋込み成長を行う場合は異常成長を抑え、平坦
性を向上させるためにメサ高を低く抑えたり、庇付き選
択マスクを用いたりしているので、メサを低く抑えた場
合は平坦な結晶表面を得ることが困難であり、また、庇
を製作するためにはウェットエッチングを用いるためメ
サ形状の制御性に問題が残る。しかし、本発明では、特
別なメサ構造を用いることなく有機金属気相成長特有の
成長機構を利用することにより、埋込み層を平坦化する
ことができ、低いメサ構造を用いた場合でも平坦な素子
表面を得ることが可能である。また、高いメサを用いる
場合でも庇を形成することなく異常成長はもちろん埋込
み層の大きな盛り上がりも抑制して埋め込むことが可能
であり、ドライエッチングのみにより形成したメサ構造
を使用することが可能である。これらにより、レーザ特
性の均一性，制御性を向上することができ、さらにレー
ザ製作の歩留を向上することができる。
【０００９】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００１０】〔実施例１〕図１乃至図４は、本発明の半
導体レーザの製造方法の実施例１を説明するための製造
工程における各部の断面図である。
導体レーザの製造方法の実施例１を説明するための製造
工程における各部の断面図である。
【００１１】本実施例１の半導体レーザの製造方法は、
まず、図１に示すように、（１００）面ｎ形ＩnＰ基板
１a上に、Ｓeドープｎ形ＩnＰバッファ層１b（厚さｄ＝
２.０μm），アンドープＩnＧaＡsＰ活性層２（厚さｄ
＝０.１μm）及びｐ形ＩnＰクラッド層３（厚さｄ＝０.
３μm）をＭＯＶＰＥ法によって成長する。この成長面
上にスパッタリング法によってＳiＯ2膜４を堆積する。
まず、図１に示すように、（１００）面ｎ形ＩnＰ基板
１a上に、Ｓeドープｎ形ＩnＰバッファ層１b（厚さｄ＝
２.０μm），アンドープＩnＧaＡsＰ活性層２（厚さｄ
＝０.１μm）及びｐ形ＩnＰクラッド層３（厚さｄ＝０.
３μm）をＭＯＶＰＥ法によって成長する。この成長面
上にスパッタリング法によってＳiＯ2膜４を堆積する。
【００１２】次に、図２に示すように、前記ＳiＯ2膜４
をフォトグラフィ技術によって＜０１１＞方向にストラ
イプ幅１.５μmのＳiＯ2ストライプマスク４Ａを形成す
る。そして、塩素アルゴン系のリアクティブイオンエッ
チング（ＲＩＥ）装置を使用して高さ１.０μm程度のメ
サ構造を形成する。この時、メサ構造の形成はすべてド
ライプロセスで行われるため、メサ形状は高い制御性を
持つ。
をフォトグラフィ技術によって＜０１１＞方向にストラ
イプ幅１.５μmのＳiＯ2ストライプマスク４Ａを形成す
る。そして、塩素アルゴン系のリアクティブイオンエッ
チング（ＲＩＥ）装置を使用して高さ１.０μm程度のメ
サ構造を形成する。この時、メサ構造の形成はすべてド
ライプロセスで行われるため、メサ形状は高い制御性を
持つ。
【００１３】次に、図３に示すように、メサ構造上面の
ＳiＯ2膜４からなるＳiＯ2ストライプマスク４Ａをその
まま選択成長用マスクとして用い、メサ構造以外の領域
を埋め込むようにして、ＭＯＶＰＥ法を用いてＺnドー
プｐ形ＩnＰ電流ブロック層５、Ｓeドープｎ形ＩnＰ電
流閉じ込め層６を成長する。ｐ形ＩnＰ層５、ｎ形ＩnＰ
層６は、電流狭窄及び光閉じ込め層として働く。この
時、ｎ形ＩnＰ層６のＳeドープ量を５×１０18〔atoms/
cm3〕以上にすると、メサ構造側面のｎ形ＩnＰ埋込み層
は、（１００）ファッセットを出した成長となり、（１
００）ファッセット面の成長が抑制され、（１００）オ
フアングル部の成長速度が早くなるため、埋込み層表面
が（１００）面を出した平坦な形状となる。次に、ＨＦ
によってメサ上部のＳiＯ2膜４を除去する。
ＳiＯ2膜４からなるＳiＯ2ストライプマスク４Ａをその
まま選択成長用マスクとして用い、メサ構造以外の領域
を埋め込むようにして、ＭＯＶＰＥ法を用いてＺnドー
プｐ形ＩnＰ電流ブロック層５、Ｓeドープｎ形ＩnＰ電
流閉じ込め層６を成長する。ｐ形ＩnＰ層５、ｎ形ＩnＰ
層６は、電流狭窄及び光閉じ込め層として働く。この
時、ｎ形ＩnＰ層６のＳeドープ量を５×１０18〔atoms/
cm3〕以上にすると、メサ構造側面のｎ形ＩnＰ埋込み層
は、（１００）ファッセットを出した成長となり、（１
００）ファッセット面の成長が抑制され、（１００）オ
フアングル部の成長速度が早くなるため、埋込み層表面
が（１００）面を出した平坦な形状となる。次に、ＨＦ
によってメサ上部のＳiＯ2膜４を除去する。
【００１４】その後、図４に示すように、基板全面にｐ
形ＩnＰオーバークラッド層７（厚さｄ＝１.０μm）、
ｐ形ＩnＧaＡsＰキャップ層８（厚さｄ＝０.５μm）を
成長する。埋込み成長を行った時点でほぼ平坦な結晶表
面が得られているために、基板全面に成長を行った後は
まったく平坦な表面を持つ素子構造となる。
形ＩnＰオーバークラッド層７（厚さｄ＝１.０μm）、
ｐ形ＩnＧaＡsＰキャップ層８（厚さｄ＝０.５μm）を
成長する。埋込み成長を行った時点でほぼ平坦な結晶表
面が得られているために、基板全面に成長を行った後は
まったく平坦な表面を持つ素子構造となる。
【００１５】〔実施例２〕図５乃至図７は、本発明の半
導体レーザの製造方法の実施例２を説明するための製造
工程における各部の断面図である。
導体レーザの製造方法の実施例２を説明するための製造
工程における各部の断面図である。
【００１６】本実施例２の半導体レーザの製造方法は、
まず、図５に示すように、（１００）面ｎ形ＩnＰ基板
１a上にＳeドープｎ形ＩnＰバッファ層１b（厚さｄ＝
２.０μm）、アンドープＩnＧaＡsＰ活性層２（厚さｄ
＝０.１μm）、ｐ形ＩnＰクラッド層３（厚さｄ＝１.２
μm）、ｐ形ＩnＧaＡsＰキャップ層８（厚さｄ＝０.５
μm）をＭＯＶＰＥ法によって成長する。この成長面に
スパッタリング法によってＳiＯ2膜４を堆積する。
まず、図５に示すように、（１００）面ｎ形ＩnＰ基板
１a上にＳeドープｎ形ＩnＰバッファ層１b（厚さｄ＝
２.０μm）、アンドープＩnＧaＡsＰ活性層２（厚さｄ
＝０.１μm）、ｐ形ＩnＰクラッド層３（厚さｄ＝１.２
μm）、ｐ形ＩnＧaＡsＰキャップ層８（厚さｄ＝０.５
μm）をＭＯＶＰＥ法によって成長する。この成長面に
スパッタリング法によってＳiＯ2膜４を堆積する。
【００１７】次に、図６に示すように、前記ＳiＯ2膜４
をフォトグラフィ技術によって＜０１１＞方向にストラ
イプ幅１.５μmのＳiＯ2ストライプマスク４Ａを形成す
る。そして、塩素アルゴン系のリアクティブイオンエッ
チング（ＲＩＥ）装置を使用して高さ２.０μm程度のメ
サ構造を形成する。
をフォトグラフィ技術によって＜０１１＞方向にストラ
イプ幅１.５μmのＳiＯ2ストライプマスク４Ａを形成す
る。そして、塩素アルゴン系のリアクティブイオンエッ
チング（ＲＩＥ）装置を使用して高さ２.０μm程度のメ
サ構造を形成する。
【００１８】次に、図７に示すように、メサ構造上面の
ＳiＯ2膜４からなるＳiＯ2ストライプマスク４Ａをその
まま選択成長用マスクとして用い、メサ構造以外の領域
を埋め込むようにして、ＭＯＶＰＥ法を用いてＺnドー
プｐ形ＩnＰ電流ブロック層５、Ｓeドープｎ形ＩnＰ電
流閉じ込め層６を成長する。ｐ形ＩnＰ層５、ｎ形ＩnＰ
層６は、電流狭窄及び光閉じ込め層として働く。この
時、ｎ形ＩnＰ層６のＳeドープ量を５×１０18〔atoms/
cm3〕以上にすると、メサ構造側面のｎ形ＩnＰ埋込み層
は、（１００）ファッセットを出した成長となり、（１
００）ファッセット面の成長が抑制され、（１００）オ
フアングル部の成長速度が早くなるため、埋込み層表面
が（１００）面を出した平坦な形状となる。さらに、Ｈ
Ｆによってメサ上面のＳiＯ2膜４を除去し素子構造を形
成する。
ＳiＯ2膜４からなるＳiＯ2ストライプマスク４Ａをその
まま選択成長用マスクとして用い、メサ構造以外の領域
を埋め込むようにして、ＭＯＶＰＥ法を用いてＺnドー
プｐ形ＩnＰ電流ブロック層５、Ｓeドープｎ形ＩnＰ電
流閉じ込め層６を成長する。ｐ形ＩnＰ層５、ｎ形ＩnＰ
層６は、電流狭窄及び光閉じ込め層として働く。この
時、ｎ形ＩnＰ層６のＳeドープ量を５×１０18〔atoms/
cm3〕以上にすると、メサ構造側面のｎ形ＩnＰ埋込み層
は、（１００）ファッセットを出した成長となり、（１
００）ファッセット面の成長が抑制され、（１００）オ
フアングル部の成長速度が早くなるため、埋込み層表面
が（１００）面を出した平坦な形状となる。さらに、Ｈ
Ｆによってメサ上面のＳiＯ2膜４を除去し素子構造を形
成する。
【００１９】このようにして製作した素子は、埋込み成
長過程の特性を利用したものであり、メサ構造を制限す
ることがなく、表面が平坦なレーザ素子を製作すること
が可能である。
長過程の特性を利用したものであり、メサ構造を制限す
ることがなく、表面が平坦なレーザ素子を製作すること
が可能である。
【００２０】前記実施例の中でメサ構造形成方法として
塩素アルゴン系ドライエッチングを用いたが、他の方法
でメサ構造の形成を行っても良い。
塩素アルゴン系ドライエッチングを用いたが、他の方法
でメサ構造の形成を行っても良い。
【００２１】また、前記実施例では、VI族ドーパントと
してＳeを用いたが、Ｓ,Ｔeを用いても可能なことは、
容易に類推できる。
してＳeを用いたが、Ｓ,Ｔeを用いても可能なことは、
容易に類推できる。
【００２２】以上、本発明を実施例に基づき具体的に説
明したが、本発明は、前記実施例に限定されることな
く、その要旨を逸脱しない範囲において種々変更し得る
ことはいうまでもない。
明したが、本発明は、前記実施例に限定されることな
く、その要旨を逸脱しない範囲において種々変更し得る
ことはいうまでもない。
【００２３】
【発明の効果】以上、説明したように、本発明によれ
ば、埋込み成長時にVI族のドーパントを用いた高濃度の
ｎ形ＩnＰを使用することにより、半導体レーザ素子表
面の平坦性を向上させることができるので、素子形成後
のプロセス、例えば、電極分離などが容易に行うことが
できる。また、使用するメサ構造は、庇を形成する等の
制限がなくドライエッチングのみで形成することができ
るので、レーザ特性の均一性，制御性を向上することが
でき、さらに、レーザ製作の歩留まりを向上することが
できる。
ば、埋込み成長時にVI族のドーパントを用いた高濃度の
ｎ形ＩnＰを使用することにより、半導体レーザ素子表
面の平坦性を向上させることができるので、素子形成後
のプロセス、例えば、電極分離などが容易に行うことが
できる。また、使用するメサ構造は、庇を形成する等の
制限がなくドライエッチングのみで形成することができ
るので、レーザ特性の均一性，制御性を向上することが
でき、さらに、レーザ製作の歩留まりを向上することが
できる。
【図１】 本発明の半導体レーザの製造方法の実施例１
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図２】 本発明の半導体レーザの製造方法の実施例１
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図３】 本発明の半導体レーザの製造方法の実施例１
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図４】 本発明の半導体レーザの製造方法の実施例１
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図５】 本発明の半導体レーザの製造方法の実施例２
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図６】 本発明の半導体レーザの製造方法の実施例２
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図７】 本発明の半導体レーザの製造方法の実施例２
を説明するための製造工程における各部の断面図、
を説明するための製造工程における各部の断面図、
【図８】 従来の半導体レーザの製造方法の問題点を説
明するための断面図、
明するための断面図、
【図９】 従来の半導体レーザの製造方法の問題点を説
明するための断面図。
明するための断面図。
１a…ｎ形ＩnＰ基板、１b…Ｓeドープｎ形ＩnＰバッフ
ァ層、２…アンドープＩnＧaＡsＰ活性層、３…ｐ形Ｉn
Ｐクラッド層、４…ＳiＯ2膜、４Ａ…ＳiＯ2ストライプ
マスク、５…ｐ形ＩnＰ電流ブロック層、６…ｎ形ＩnＰ
電流閉じ込め層、７…ｐ形ＩnＰオーバークラッド層、
８…ｐ形ＩnＧaＡsＰキャップ層。
ァ層、２…アンドープＩnＧaＡsＰ活性層、３…ｐ形Ｉn
Ｐクラッド層、４…ＳiＯ2膜、４Ａ…ＳiＯ2ストライプ
マスク、５…ｐ形ＩnＰ電流ブロック層、６…ｎ形ＩnＰ
電流閉じ込め層、７…ｐ形ＩnＰオーバークラッド層、
８…ｐ形ＩnＧaＡsＰキャップ層。
Claims (2)
- 【請求項１】 ｎ形ＩｎＰ半導体基板上または該基板上
にｎ形ＩｎＰバッファ層が形成されている基板上に、活
性層とｐ形ＩｎＰクラッド層を堆積する工程と、該基板
表面をストライプ状にマスクし、前記クラッド層，活性
層，バッファ層または当該半導体基板を選択的にエッチ
ングしてメサ構造を形成する工程と、該メサ構造上面の
マスクを用いてメサ構造以外の領域をｐ形ＩｎＰ電流ブ
ロック層及びVI族ドーパントを用いたｎ形ＩｎＰ電流閉
じ込め層で埋込み、電流狭窄及び光閉じ込め層を形成す
る工程と、メサ構造上面のマスクを除去し、該基板全面
にｐ形ＩｎＰクラッド層とｐ形キャップ層を堆積する工
程を備えたことを特徴とする半導体レーザの製造方法。 - 【請求項２】 ｎ形ＩｎＰ半導体基板上または該基板上
にｎ形ＩｎＰバッファ層が形成されている基板上に、活
性層，ｐ形ＩｎＰクラッド層，ｐ形キャップ層を堆積す
る工程と、該基板表面をストライプ状にマスクし、前記
キャップ層，クラッド層，活性層，バッファ層または当
該半導体基板を選択的にエッチングしてメサ構造を形成
する工程と、該メサ構造上面のマスクを用いてメサ構造
以外の領域をｐ形ＩｎＰ電流ブロック層及びVI族ドーパ
ントを用いたｎ形ＩｎＰ電流閉じ込め層で埋込み、電流
狭窄及び光閉じ込め層を形成する工程を備えたことを特
徴とする半導体レーザの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03172059A JP3132054B2 (ja) | 1991-07-12 | 1991-07-12 | 埋込み構造半導体レーザの製造方法 |
| US07/909,953 US5260230A (en) | 1991-07-12 | 1992-07-07 | Method of manufacturing buried heterostructure semiconductor laser |
| US08/133,507 US5470785A (en) | 1991-07-12 | 1993-10-07 | Method of manufacturing buried heterostructure semiconductor laser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03172059A JP3132054B2 (ja) | 1991-07-12 | 1991-07-12 | 埋込み構造半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521891A true JPH0521891A (ja) | 1993-01-29 |
| JP3132054B2 JP3132054B2 (ja) | 2001-02-05 |
Family
ID=15934776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03172059A Expired - Lifetime JP3132054B2 (ja) | 1991-07-12 | 1991-07-12 | 埋込み構造半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3132054B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701993B2 (en) | 2004-05-26 | 2010-04-20 | Nippon Telegraph And Telephone Corporation | Semiconductor optical device and a method of fabricating the same |
-
1991
- 1991-07-12 JP JP03172059A patent/JP3132054B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7701993B2 (en) | 2004-05-26 | 2010-04-20 | Nippon Telegraph And Telephone Corporation | Semiconductor optical device and a method of fabricating the same |
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| Publication number | Publication date |
|---|---|
| JP3132054B2 (ja) | 2001-02-05 |
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