JPH0548409A

JPH0548409A - デジタル入力回路

Info

Publication number: JPH0548409A
Application number: JP3204310A
Authority: JP
Inventors: Hideo Asakawa; 日出男浅川
Original assignee: Omron Corp; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1991-08-14
Filing date: 1991-08-14
Publication date: 1993-02-26

Abstract

(57)【要約】【目的】フィルタクロックの周波数の選択の必要がな
く、また、入力信号にノイズが含まれていても、さら
に、入力信号中にその信号幅を有接点などで切り換えた
ときのチャタリングが含まれていても、入力信号のパル
ス幅とパルス比とに基づいてファジィ推論で入力信号の
数のカウントをできるようにする。【構成】フィルタ回路２０で、入力信号ａ１〜ａ３をフ
ィルタする。この入力信号ａ１〜ａ３にはノイズとかチ
ャタリングが含まれていたり、あるいはその速度が高速
から低速になっていても、該入力信号に対するパルス幅
とパルス比との測定値からファジィ推論部２６でノイズ
とチャタリングの除去をし、高速〜中速の入力信号ａ１
については第１カウンタ３２でカウントして、また、低
速の入力信号ａ２、ａ３についてはそのまま出力回路３
６に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号をフィルタす
るデジタル入力回路に関する。

【０００２】

【従来の技術】図４は従来例のデジタル入力回路を示
し、図５は図４のデジタル入力回路の動作説明に供する
タイミングチャートである。このデジタル入力回路２
は、フィルタ回路４と、クロック制御回路６とから構成
されている。フィルタ回路４は、入力信号ｉｎの入力端
子８と、出力信号ｏｕｔの出力端子１０との間に接続さ
れており、シフトレジスタ４ー１、ノイズ除去回路４ー
２、ＡＮＤゲートＧ１，Ｇ５およびＲＳタイプのフリッ
プフロップＦＦ５からなる。

【０００３】シフトレジスタ４ー１は、Ｄタイプのフリ
ップフロップＦＦ１〜ＦＦ４の４段構成で直列入力並列
出力形に縦続接続されて構成されているとともに、各フ
リップフロップＦＦ１〜ＦＦ４それぞれの出力端子Ｑ
は、ＡＮＤゲートＧ１の各入力部に、また、それぞれの
出力端子Ｑ′は、ＡＮＤゲートＧ５の各入力部に、それ
ぞれ、接続されて構成されている。ノイズ除去回路８
は、ＮＡＮＤゲートＧ２、ＡＮＤゲートＧ３、およびイ
ンバータＧ４で構成されており、ＮＡＮＤゲートＧ２の
各入力部には、フリップフロップＦＦ２の出力端子Ｑ′
と、フリップフロップＦＦ３の出力端子Ｑとが、それぞ
れ、接続されており、ＡＮＤゲートＧ３の各入力部に
は、ＮＡＮＤゲートＧ２の出力部と、インバータＧ４の
出力部とが、それぞれ、接続され、インバータＧ４の入
力部は入力信号ｉｎの入力端子８に接続されている。

【０００４】このようなデジタル入力回路２にあって
は、フリップフロップＦＦ１〜ＦＦ４それぞれのクロッ
ク端子ＣＫに図４に示されるような周波数のフィルタク
ロックＣＫが与えられている。そして、フリップフロッ
プＦＦ１の入力端子Ｄに例えばフィルタクロックＣＫの
周期の４倍以上の信号長さを有する正常な入力信号ｉｎ
が入力されると、互いに縦続接続された各フリップフ
ロップＦＦ１〜ＦＦ４それぞれの出力端子Ｑからフィル
タクロックＣＫの各立ち上がり入力に応答してハイレベ
ルに立ち上がる出力ＦＦ１〜ＦＦ４を出力する。

【０００５】そして、ＮＡＮＤゲートＧ２は、フリップ
フロップＦＦ２の出力端子Ｑ′からのローレベル出力
と、フリップフロップＦＦ３の出力端子Ｑからのローレ
ベル出力との論理積Ｇ２を出力する。この出力状態で
は、入力端子８に正常なハイレベル入力信号ｉｎが入
力されているから、それの反転出力であるインバータＧ
４出力はローレベルとなっている。したがって、このイ
ンバータＧ４とＮＡＮＤゲートＧ２との論理積Ｇ３であ
るＡＮＤゲートＧ３出力はローレベルのままとなって、
該ＡＮＤゲートＧ３の論理積Ｇ３ではフリップフロップ
ＦＦ１はリセットされないから、フリップフロップＦＦ
４の出力端子Ｑ出力の立ち上がりに応答してＡＮＤゲー
トＧ１からＲＳフリップフロップＦＦ５のセット端子Ｓ
に正常な入力信号ｉｎのカウントのための論理積Ｇ１
が出力され、これによって、このフリップフロップＦＦ
５の出力端子Ｑから出力端子１０には正常な入力信号ｉ
ｎに対応したカウント用の出力信号ｏｕｔが立ち上が
り出力される。一方、各フリップフロップＦＦ１〜ＦＦ
４の出力端子Ｑ′出力が順次に立ち下がっていって最後
のフリップフロップＦＦ４の出力端子Ｑ′出力が立ち下
がると、ＡＮＤゲートＧ５からＲＳフリップフロップＦ
Ｆ５のリセット端子Ｒに論理積Ｇ５が出力され、これに
よって、フリップフロップＦＦ５がリセットされる結
果、該出力信号ｏｕｔが立ち下がることになり、結果、
入力信号ｉｎは正常な信号とされて出力されることと
なる。

【０００６】これに対して、フリップフロップＦＦ１の
入力端子Ｄに例えばフィルタクロックＣＫの周期の４倍
以下の信号長さを有する入力信号ｉｎが入力される
と、前記と同様にして各フリップフロップＦＦ１〜ＦＦ
４それぞれの出力端子Ｑ出力が立ち上がるが、その立ち
上がりタイミングがずれるためにＡＮＤゲートＧ１の論
理積Ｇ１がローレベルのままとなり、これによって、フ
リップフロップＦＦ５はセットされず、したがって、出
力端子１０から出力信号ｏｕｔは出力されなくなり、入
力信号ｉｎは雑音とされて除去されることとなる。

【０００７】つぎに、フィルタクロックＣＫの周期に同
期した複数の同期ノイズが入力端子８に対して入力信号
ｉｎとして連続して入力されることがある。このよう
な同期ノイズを出力信号ｏｕｔとしたのでは誤カウント
となるから、この誤カウントを防止するために、フリッ
プフロップＦＦ１の入力端子Ｄに同期ノイズが入力され
ると、それぞれでのフィルタクロックＣＫの立ち上がり
で各フリップフロップＦＦ１〜ＦＦ４はそれぞれの出力
端子Ｑからハイレベルに立ち上がる出力ＦＦ１〜ＦＦ４
を出力し、フリップフロップＦＦ２の出力端子Ｑ′出力
と、フリップフロップＦＦ３の出力端子Ｑ出力とがいず
れもローレベルであるから、ＮＡＮＤゲートＧ２から
は、ハイレベルの否定論理積出力Ｇ２を出力する。そし
て、このとき、入力信号ｉｎはローレベルであるか
ら、インバータＧ４出力はハイレベルである。したがっ
て、ＮＡＮＤゲートＧ２からのハイレベルの否定論理積
出力Ｇ２とインバータ８ｃのハイレベル出力とから、Ａ
ＮＤゲートＧ３の論理積出力Ｇ３はハイレベルとなっ
て、フリップフロップＦＦ１はリセットされることにな
る結果、ＡＮＤゲートＧ１からはハイレベルの論理積Ｇ
１が出力されず、したがって、フリップフロップＦＦ５
の出力端子Ｑから出力端子１０にはカウント出力である
出力信号ｏｕｔは出力されなくなり、結果として、同期
ノイズのような誤カウントを招く入力信号ｉｎのカウ
ントはされない。

【０００８】つぎに、クロック制御回路６について説明
すると、該クロック制御回路６は、基準クロック発生回
路６ー１、分周器６ー２，６ー３、クロック設定スイッ
チ６ー４、およびクロック選択回路６ー５で構成されて
いる。基準クロック発生回路６ー１は、基準のクロック
を発生するものであり、分周器６ー２は、基準クロック
発生回路６ー１からの基準クロックを分周するものであ
り、分周器６ー３は、分周器６ー２で分周された分周ク
ロックをさらに分周するものである。したがって、分周
器６ー２出力は、基準クロックよりは周期の長い、つま
り高速のクロックであり、分周器６ー３出力はそのクロ
ックよりもさらに周期の長い低速のクロックである。

【０００９】クロック設定スイッチ６ー４は、各フリッ
プフロップＦＦ１〜ＦＦ４に対するフィルタクロックＣ
Ｋの周波数を設定するためのスイッチであり、クロック
選択回路６ー５は、該クロック設定スイッチ６ー４での
設定に対応して分周器６ー２からの高速クロックまたは
分周器６ー３からの低速クロックの一方を選択して各フ
リップフロップＦＦ１〜ＦＦ４にフィルタクロックＣＫ
として出力するものである。

【００１０】このようなクロック制御回路６において
は、入力信号ｉｎの信号幅内に、フィルタクロックＣＫ
を少なくとも４個は存在させる必要がある。したがっ
て、入力信号ｉｎの信号幅が短い場合では分周器６ー２
出力側から周波数の高いフィルタクロックＣＫを、また
入力信号の信号幅が長い場合では分周器６ー３出力側か
ら周波数の低いフィルタクロックＣＫをそれぞれ、選択
する必要があり、そのために、操作者によってクロック
設定スイッチ６ー４を操作して、そのフィルタクロック
ＣＫの周波数を選択できるようにしていた。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うにフィルタクロックＣＫの周波数を選択するためにク
ロック設定スイッチ６ー４を操作していたのでは、誤操
作もありえるから、所望の入力信号に対するカウントが
できなかったり、あるいはノイズの除去ができなかった
りする。

【００１２】そこで、本発明においては、フィルタクロ
ックの周波数の選択の必要がなく、また、入力信号にノ
イズが含まれていても、さらに、入力信号中にその信号
幅を有接点などで切り換えたときのチャタリングが含ま
れていても、入力信号のパルス幅とパルス比とに基づい
てファジィ推論で入力信号の数のカウントを正確にでき
るようにすることを目的としている。

【００１３】

【課題を解決するための手段】このような目的を達成す
るために、本発明のデジタル入力回路においては、フィ
ルタ手段、測定手段、ファジィ推論手段、およびカウン
タ手段を有し、フィルタ手段は、入力信号を縦続接続構
成の複数個のフリップフロップに入力するとともに、該
フリップフロップ内においてフィルタクロックに応答し
て順次反転していき、各フリップフロップの出力を論理
積することにより出力信号を得るものであり、測定手段
は、フィルタ手段からの出力信号から入力信号のパルス
幅とパルス比（前回の入力信号のパルス幅と今回の入力
信号のパルス幅との比）とを測定するものであり、ファ
ジィ推論手段は、前記両測定値に基づいて入力信号のノ
イズらしさとか正常信号らしさとかをファジィ推論する
ものであり、カウンタ手段は、一定のサンプリング時間
を計測するとともに、該サンプリング時間内において、
ファジィ推論手段からの正常信号のパルス数をカウント
し、該カウント値を信号として出力するものであること
を特徴としている。

【００１４】

【作用】入力信号がノイズを含むものであるのにフィル
タ回路から出力された場合でも、ファジィ推論手段で、
入力信号中のノイズはそれがファジィ推論で除去され
て、残りの正常信号がカウンタ手段でカウントされるこ
とになり、また、入力信号がチャタリングを含むもので
あるときに、該チャタリングがフィルタ回路から正常信
号と共に出力された場合は、ファジィ推論手段によっ
て、正常信号のみが出力されてチャタリングは除去され
ることになる。

【００１５】

【実施例】以下、本発明を図面を参照して詳細に説明す
る。

【００１６】図１は、本発明の実施例に係るデジタル入
力回路の回路図、図２はその動作説明用のタイミングチ
ャートである。

【００１７】図１において、２０はフィルタ回路、２２
はパルス幅測定回路、２４はパルス比測定回路、２６は
ファジィ推論部、２８，３０は出力変換回路、３２，３
４はそれぞれ第１，第２カウンタ、３６は出力回路、３
８は入力端子、４０は出力端子である。また、ＦＦ６は
ＲＳタイプのフリップフロップ、Ｇ６はＡＮＤゲート、
Ｇ７はＯＲゲート、Ｇ８はスリステートバッファであ
る。

【００１８】フィルタ回路２０は、図４のフィルタ回路
４と同じ回路構成のものであって、図４のシフトレジス
タ４ー１、ノイズ除去回路４ー２、ＡＮＤゲートＧ１，
Ｇ５、およびＲＳタイプのフリップフロップＦＦ５を有
し、かつ、それらが図４と同じ接続で構成されており、
作用的には入力信号ａを縦続接続構成した４個のＤタイ
プのフリップフロップに入力するとともに、該フリップ
フロップ内においてフィルタクロックＣＫ１に応答して
順次反転してシフトしていき、各フリップフロップの出
力を論理積することにより出力信号ｂを得るように動作
するものであって、入力端子３８からの入力信号ａのう
ち、フィルタクロックＣＫ１の４倍の周期を越えるもの
についてはこれを出力信号ｂとして出力し、その周期以
下の入力信号ａについてはこれを出力しないようにフィ
ルタ動作する。この例ではノイズを含む高速〜中速の入
力信号ａ１も，チャタリングを含む低速の入力信号ａ２
も，ノイズもチャタリングも無い低速の入力信号ａ３の
いずれも該フィルタクロックＣＫ１の４倍の周期以上で
あるから、これらはフィルタ回路２０から出力されるこ
とになる。

【００１９】パルス幅測定回路２２は、フィルタ回路２
０の出力信号ｂのパルス幅を測定するとともに、その測
定値をファジィ推論部２６に対応の複数のビットに変換
して出力する。パルス比測定回路２４は、フィルタ回路
２０の前回の出力信号ｂのパルス幅に対する今回の出力
信号ｂのパルス幅の比（今回のパルス幅／前回のパルス
幅）を測定するとともに、その測定値をファジィ推論部
２６に対応の複数のビットに変換して出力する。

【００２０】ファジィ推論部２６は、両測定回路２２，
２４それぞれからのパルス幅とパルス比との両データに
基づいて後述のファジィ推論を行うとともに、入力信号
ａが低速の正常信号であるとファジィ推論したときはそ
れに対応した判断信号ｃを出力変換回路３０に、入力信
号ａが高速〜中速の正常信号であるとファジィ推論した
ときはそれに対応した判断信号ｄを出力変換回路２８
に、それぞれ、出力する。

【００２１】出力変換回路３０，３２は、それぞれ、フ
ァジィ推論部２６からの複数ビット構成のファジィ推論
出力を１ビット構成のファジィ推論出力ｆ，ｅに変換し
て出力する。すなわち、出力変換回路３０は、ファジィ
推論部２６からの入力信号ａが低速であるとのファジィ
推論信号ｃを変換して変換信号ｆを、出力回路４０に対
してはそのままカウント用の信号として出力し、ＯＲゲ
ートＧ７に対しては第１，第２カウンタ３２，３４およ
びフリップフロップＦＦ６のリセット用信号ｋとして出
力し、第１カウンタ３２のカウントを無効にする。出力
変換回路２８は、ファジィ推論部２６からの、入力信号
ａが高速〜中速の正常信号であるとのファジィ推論信号
ｄを変換して変換信号ｅを第１カウンタ３２とフリップ
フロップＦＦ６とに出力する。

【００２２】第１カウンタ３２は、ファジィ推論部２６
で入力信号ａが高速〜中速の正常信号と判断したファジ
ィ推論信号ｄの、出力変換回路２８で出力変換されてな
る信号ｅの数をカウントする。すなわち、第１カウンタ
３２は、該信号ｅをカウントし、そのカウント数が１増
加する毎にカウント値をｖ１，ｖ２，…，ｖ４というよ
うに順次に更新してスリーステートバッファＧ８にカウ
ント出力する。

【００２３】フリップフロップＦＦ６は、出力変換回路
２８からの変換信号ｅの立ち上がりでセットされ、また
ＯＲゲートＧ７からのリセット用信号ｋの立ち上がりで
リセットされる。そして、フリップフロップＦＦ６は、
このセットによって出力端子Ｑからセット出力ｇを出力
し、ＡＮＤゲートＧ６をゲート開にする。

【００２４】第２カウンタ３４は、ＡＮＤゲートＧ６が
ゲート開のときに入力されるフィルタクロックＣＫ１を
カウントパルスｈとしてカウントするとともに、そのカ
ウント値が所定値のときにカウントアップしてカウント
アップ出力ｉをスリーステートバッファＧ８に出力し、
該スリーステートバッファＧ８をオンにする。ここで、
第２カウンタ３４は、フリップフロップＦＦ６の出力端
子Ｑからセット出力ｇが入力されている間、カウントパ
ルスｈをカウントし、サンプリング時間を計測するもの
として動作し、スリーステートバッファＧ８のオンタイ
ミングを制御できるようにしている。

【００２５】出力回路３６は、第１カウンタ３２からは
スリステートバッファＧ８を介してカウント出力ｊが、
また、ファジィ推論部２６からはカウント用のパルスと
して信号ｆが、それぞれ、出力される。

【００２６】つぎに、ファジィ推論部２６について説明
すると、このファジィ推論部２６は、つぎのファジィル
ールを有している。

【００２７】ｉｆＷＩＤ＝ＰＢ＆ＰＲＯ＝ＰＢｔｈｅｎＳＩＧ＝ＰＢｉｆＷＩＤ＝ＮＢ＆ＰＲＯ＝ＺＲｔｈｅｎＳＩＧ＝ＺＲｉｆＷＩＤ＝ＺＲ＆ＰＲＯ＝ＺＲｔｈｅｎＳＩＧ＝ＺＲｉｆＷＩＤ＝ＰＢ＆ＰＲＯ＝ＺＲｔｈｅｎＳＩＧ＝ＰＢｉｆＰＲＯ＝ＮＢｔｈｅｎＳＩＧ＝ＮＢここで、ｉｆは条件部（前件部）のことであり、ｔｈｅ
ｎは結論部（後件部）のことであり、ＷＩＤはパルス幅
測定回路２２からの今回のパルス幅測定値の前件部変数
であり、ＰＲＯはパルス比測定回路２４からのパルス比
（今回のパルス幅／前回のパルス幅）測定値の前件部変
数であり、ＳＩＧはパルスの判断結果、つまり、入力信
号のパルスの正常らしさ、ノイズらしさ、チャタリング
らしさに関する後件部変数である。また、ラベルＷＩＤ
において、ＰＢは入力信号ａのパルス幅が大きい、ＺＲ
は入力信号ａのパルス幅が中ぐらい、ＮＢは入力信号ａ
のパルス幅が小さい。ラベルＰＲＯにおいて、ＰＢは今
回の入力信号ａのパルス幅が前回のそれにくらべて急激
に大きくなった。ＺＲは今回の入力信号ａのパルス幅が
前回のそれにくらべてほとんど変わらなかった。ＮＢは
今回の入力信号ａのパルス幅が前回のそれにくらべて急
激に小さくなった。ラベルＳＩＧにおいて、ＰＢは入力
信号ａが低速の正常信号と判断、ＺＲは入力信号ａが高
速〜中速の正常信号と判断、ＮＢは入力信号ａがノイズ
と判断というものである。また、ＷＩＤ、ＰＲＯ、およ
びＳＩＧそれぞれのメンバーシップ関数は、図３に示さ
れている通りである。

【００２８】そして、ファジィ推論部２６での推論方法
は、ＭＩＮーＭＡＸ論理積法を用いており、まず、各フ
ァジィルール〜毎に、各前件部変数ＷＩＤ，ＰＲＯ
それぞれのメンバーシップ値の最小値を図３のＷＩＤと
ＰＲＯそれぞれのメンバーシップ関数を用いて前件部適
合度として選択する。そして、各ファジィルール〜
毎の前件部変数適合度でそれぞれの後件部変数ＳＩＧの
図３に示されているメンバーシップ関数を裁断する。こ
の裁断によって各ファジィルール〜毎の後件部変数
のメンバーシップ値を得るが、同一の後件部変数の中で
最大のメンバーシップ値のものを選択するとともに、そ
の最大の各メンバーシップ値の中からは、右優先高さ法
でもって、図３のＳＩＧのメンバーシップ関数上のＸ座
標軸での位置データの最も大きいもの、つまり、右側の
ものを選択する。

【００２９】このようなファジィ推論によってファジィ
推論部２６からは前述したように、入力信号ａが低速で
あるとファジィ推論したときはそれに対応した判断信号
ｃを、高速〜中速であるとファジィ推論したときはそれ
に対応した判断信号ｄを、それぞれ、出力する。

【００３０】図２の各部における信号のタイミングチャ
ートを参照して動作を説明する。

【００３１】（ａ）入力信号ａ１がフィルタ回路２０に
入力された場合：この入力信号ａ１は、高速の入力信号
と中速の入力信号とが入っており、特に高速の入力信号
は図２に記入しているようにノイズである。フィルタ回
路２０は、このような入力信号ａ１が入力されると、該
入力信号ａ１を構成する各パルスのパルス幅がフィルタ
クロックＣＫ１の周期の４倍以上であるときは、これを
正常の入力信号としてフィルタ出力し、その周期の４倍
以下であるときはそれを出力しない。この図２に示され
る入力信号ａ１の場合では、ノイズも正常なものも高速
〜中速の正常なものであるとフィルタして出力信号ｂと
して出力する。バルス幅測定回路２２は、この出力信号
ｂから入力信号ａ１のパルス幅を測定し、その測定値を
ファジィ推論部２６に出力するとともに、パルス比測定
回路２４にも出力する。パルス比測定回路２４は、前回
の入力信号ａ１のパルス幅を記憶しており、今回の入力
信号ａ１のパルス幅と前回のそれとの比を測定し、その
測定値をファジィ推論部２６に出力する。ファジィ推論
部２６は、各測定回路２２，２４からのパルス幅と、パ
ルス比との各測定値を前件部変数として上記ファジィ推
論に従うファジィ推論を行い、入力信号ａ１の中のノイ
ズを除去して、信号ｄを出力する。この信号ｄは出力変
換回路２８で信号ｅに変換される。

【００３２】そして、この信号ｅは、第１カウンタ３２
およびフリップフロップＦＦ６とに与えられる。第１カ
ウンタ３２においては、信号ｅの数をカウント値ｖ１，
ｖ２，というようにカウントしていく。この場合のカウ
ント値は、入力信号ａ１を構成するパルスの数が、ノイ
ズ分を除くと４つであるから、ｖ４となる。この第１カ
ウンタ３２によるカウント値出力は、第２カウンタ３４
がフィルタクロックＣＫ１をＡＮＤゲートＧ６を介して
カウントパルスｈとしてカウントしていってカウントア
ップ（サンプリング時間）し、そのカウントアップ出力
ｉがスリーステートバッファＧ８に与えられて該スリー
ステートバッファＧ８がオンになったときに、出力回路
３６に出力される。このとき、第１カウンタ３２からの
カウント値出力ｊはＯＲゲートＧ７を介してリセット出
力ｋとして第１，第２カウンタ３２，３４、およびフリ
ップフロップＦＦ６に与えられるから、それらはリセッ
トされる。

【００３３】（ｂ）入力信号ａ２がフィルタ回路２０に
入力された場合：入力信号ａ２は、該信号の幅を有接点
などで切り替えたときにチャタリングを含むものとなっ
ており、ｐ１，ｐ２はそれぞれチャタリングであり、ｐ
３は正常の入力信号である。したがって、このチャタリ
ングｐ１，ｐ２についてはこれをカウント対象からは除
去する必要がある。まず、フィルタ回路２０は、この入
力信号ａ２についてはフィルタクロックＣＫ１の４倍の
周期以上であるとしてこれをフィルタして出力信号ｂと
して出力してパルス幅測定回路２２に出力する。パルス
幅測定回路２２は上述の測定を行うとともに、その測定
値をパルス比測定回路２４に出力する。パルス比測定回
路２４も上述と同様の測定を行う。これら両測定値はフ
ァジィ推論部２６に出力される。ファジィ推論部２６は
上述と同様のファジィ推論を行うのであるが、このファ
ジィ推論ではチャタリングｐ１，ｐ２については高速の
入力信号と判断し、それに対応の判断信号ｄを、また、
信号ｐ３についてはこれを低速の入力信号と判断し、そ
れに対応の判断信号ｃをそれぞれ出力する。これらは出
力変換回路３０，２８でそれぞれ変換されて信号ｆ，ｅ
となる。信号ｆはそのまま出力回路３６からカウント用
パルスとして出力され、信号ｅについては、第１カウン
タ３２でカウントされるが、信号ｆがＯＲゲートＧ７を
介してリセット信号ｋとして第１カウンタ３２に与えら
れるから、該第１カウンタ３２はカウントリセットされ
てしまう。この例では第１カウンタ３２のカウント値が
ｖ２となっており、それが信号ｆに対応してリセットさ
れている状態が示されている。

【００３４】（ｃ）入力信号ａ３がフィルタ回路２０に
入力された場合：フィルタ回路２０は、この入力信号ａ
３を正常であるとフィルタし、それをパルス幅測定回路
２２に出力する。これ以降の動作は前記と同様である
が、ファジィ推論部２６においては、両測定回路２２，
２４からの測定値に従ってファジィ推論を行い、入力信
号ａ３が低速であるとの判断信号ｃを出力する。この判
断信号ｃは出力変換回路３０を介して出力回路３６に与
えられる。

【００３５】このように、本実施例においては、従来の
ようなクロック設定スイッチなどでもってユーザーがフ
ィルタクロックをＣＫ１とＣＫ２とに切り替える操作を
することなく、入力信号ａ１，ａ２，ａ３それぞれのう
ち、まず、入力信号ａ１に対しては、ノイズがファジィ
推論部２６で除去されてうえで、第１カウンタ３２のカ
ウント値がそのまま出力回路３６に出力され、入力信号
ａ２に対しては、チャタリングが除去されてｐ３の部分
のみがカウント用のパルスとして、また、入力信号ａ３
に対してはそのままカウント用のパルスとして、それぞ
れ出力回路３０に出力されることになり、ユーザーが入
力信号のパルス幅を考慮することなく自動的にしかもチ
ャタリングの影響を受けることなくフィルタクロックの
周波数の切り替えを行うことができる。

【００３６】

【発明の効果】以上説明したことから明らかなように、
本発明によれば、フィルタ手段、測定手段、ファジィ推
論手段、およびカウンタ手段を有し、フィルタ手段は、
入力信号を縦続接続構成の複数個のフリップフロップに
入力するとともに、該フリップフロップ内においてフィ
ルタクロックに応答して順次反転していき、各フリップ
フロップの出力を論理積することにより出力信号を得る
ものであり、測定手段は、フィルタ手段からの出力信号
から入力信号のパルス幅とパルス比（前回の入力信号の
パルス幅と今回の入力信号のパルス幅との比）とを測定
するものであり、ファジィ推論手段は、前記両測定値に
基づいて入力信号のノイズらしさとか正常信号らしさと
かをファジィ推論するものであり、カウンタ手段は、一
定のサンプリング時間を計測するとともに、該サンプリ
ング時間内において、ファジィ推論手段からの正常信号
のパルス数をカウントし、該カウント値を信号として出
力するものであるようにしたから、入力信号が高速〜中
速のノイズを含むものであるのにフィルタ回路から出力
された場合でも、ファジィ推論手段で、入力信号中のノ
イズはそれがファジィ推論で除去されて、残りの正常信
号がカウンタ手段でカウントされることになり、また、
入力信号がチャタリングを含むものであるときに、該チ
ャタリングがフィルタ回路から正常信号と共に出力され
た場合は、ファジィ推論手段によって、低速の正常信号
のみが出力されてチャタリングは除去されることにな
る。

【００３７】したがって、本発明によれば、フィルタク
ロックをユーザーが設定操作で切り替えて選択する必要
がなくなるとともに、その入力信号からノイズの影響を
受けることなく、またチャタリングを除去することがで
きる。

【図面の簡単な説明】

【図１】本発明の実施例に係るデシタル入力回路の回路
図である。

【図２】実施例の動作説明に供するタイミングチャート
である。

【図３】実施例のファジィ推論部におけるメンバーシッ
プ関数を示す図である。

【図４】従来例に係るデシタル入力回路の回路図であ
る。

【図５】従来例の動作説明に供するタイミングチャート
である。

【符号の説明】

２０フィルタ回路２２パルス幅測定回路２４パルス比測定回路２６ファジィ推論部３２，３４カウンタ

Claims

【特許請求の範囲】

【請求項１】フィルタ手段（２０）、測定手段（２２，
２４）、ファジィ推論手段（２６）、およびカウンタ手
段（２４，２６）を有し、フィルタ手段（２０）は、入力信号を縦続接続構成の複
数個のフリップフロップに入力するとともに、該フリッ
プフロップ内においてフィルタクロックに応答して順次
反転していき、各フリップフロップの出力を論理積する
ことにより出力信号を得るものであり、測定手段（２２，２４）は、フィルタ手段（２０）から
の出力信号から入力信号のパルス幅とパルス比（前回の
入力信号のパルス幅と今回の入力信号のパルス幅との
比）とを測定するものであり、ファジィ推論手段（２６）は、前記両測定値に基づいて
入力信号のノイズらしさとか正常信号らしさとかをファ
ジィ推論するものであり、カウンタ手段（２４，２６）は、一定のサンプリング時
間を計測するとともに、該サンプリング時間内におい
て、ファジィ推論手段（２６）からの正常信号のパルス
数をカウントし、該カウント値を信号として出力するも
のであることを特徴とするデジタル入力回路。