JPH05327482A - 分周器 - Google Patents
分周器Info
- Publication number
- JPH05327482A JPH05327482A JP4148682A JP14868292A JPH05327482A JP H05327482 A JPH05327482 A JP H05327482A JP 4148682 A JP4148682 A JP 4148682A JP 14868292 A JP14868292 A JP 14868292A JP H05327482 A JPH05327482 A JP H05327482A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- original pulse
- pulse signal
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 原パルス信号ＣＫを分周する回路において、
原パルス信号の周波数に関係なく安定した分周出力を得
る。 【構成】 原パルス信号のパルス数をカウントするカウ
ンタ１０、上記カウンタ出力が所定の分周比に対応する
計数値に到達した時、論理信号を出力するアンドゲート
Ｇ１、及び該論理信号を受けるたびに、出力の反転動作
を行う信号反転回路１１に加えて、上記アンドゲートＧ
１の出力信号GO１を原パルス信号ＣＫの周期を基準とし
て遅延させるシフトレジスタ１２を設け、該遅延出力FO
６を上記カウンタ１０のリセット信号とした。
原パルス信号の周波数に関係なく安定した分周出力を得
る。 【構成】 原パルス信号のパルス数をカウントするカウ
ンタ１０、上記カウンタ出力が所定の分周比に対応する
計数値に到達した時、論理信号を出力するアンドゲート
Ｇ１、及び該論理信号を受けるたびに、出力の反転動作
を行う信号反転回路１１に加えて、上記アンドゲートＧ
１の出力信号GO１を原パルス信号ＣＫの周期を基準とし
て遅延させるシフトレジスタ１２を設け、該遅延出力FO
６を上記カウンタ１０のリセット信号とした。
Description
【０００１】
【産業上の利用分野】この発明は原パルス信号の周波数
を１／Ｎに分周する分周器に関するものである。
を１／Ｎに分周する分周器に関するものである。
【０００２】
【従来の技術】図４は従来の分周器を説明するための図
であり、図４(a) はその回路構成を示すブロック構成
図、図４(b) はその動作のタイミングチャートを示す図
である。図において、２００は分周器で、原パルス信号
ＣＫのパルス数をカウントするカウンタ１０と、該カウ
ンタ出力が所定の分周比に対応する計数値に到達した
時、論理信号を出力する論理ゲートＧ１と、該論理信号
を受けるたびに、その出力レベルを反転する信号反転回
路１１とを備えており、該信号反転回路１１の出力を上
記原パルス信号ＣＫの分周出力ＤＯとするものである。
であり、図４(a) はその回路構成を示すブロック構成
図、図４(b) はその動作のタイミングチャートを示す図
である。図において、２００は分周器で、原パルス信号
ＣＫのパルス数をカウントするカウンタ１０と、該カウ
ンタ出力が所定の分周比に対応する計数値に到達した
時、論理信号を出力する論理ゲートＧ１と、該論理信号
を受けるたびに、その出力レベルを反転する信号反転回
路１１とを備えており、該信号反転回路１１の出力を上
記原パルス信号ＣＫの分周出力ＤＯとするものである。
【０００３】ここで上記カウンタ１０は、トリガ入力Ｔ
への入力パルスの立上り時、非反転出力Ｑのレベルと反
転出力／Ｑのレベルとが入れ代わるよう、反転出力／Ｑ
が信号入力Ｄに接続された第１〜第４のＤフリップフロ
ップＦＦ１〜ＦＦ４から構成されており、これらのフリ
ップフロップは直列に接続されている。つまり第１のフ
リップフロップＦＦ１のトリガー入力Ｔには原パルス信
号ＣＫが接続され、第２〜第４のフリップフロップＦＦ
２〜ＦＦ４のトリガ入力Ｔにはそれぞれの前段のフリッ
プフロップＦＦ１〜ＦＦ３の非反転出力Ｑが接続されて
いる。
への入力パルスの立上り時、非反転出力Ｑのレベルと反
転出力／Ｑのレベルとが入れ代わるよう、反転出力／Ｑ
が信号入力Ｄに接続された第１〜第４のＤフリップフロ
ップＦＦ１〜ＦＦ４から構成されており、これらのフリ
ップフロップは直列に接続されている。つまり第１のフ
リップフロップＦＦ１のトリガー入力Ｔには原パルス信
号ＣＫが接続され、第２〜第４のフリップフロップＦＦ
２〜ＦＦ４のトリガ入力Ｔにはそれぞれの前段のフリッ
プフロップＦＦ１〜ＦＦ３の非反転出力Ｑが接続されて
いる。
【０００４】また上記論理ゲートＧ１は、上記第１〜第
３のフリップフロップＦＦ１〜ＦＦ３の非反転出力Ｑ、
及び第４のフリップフロップＦＦ４の反転出力／Ｑを入
力とする４入力アンドゲートで、その論理出力が上記各
フリップフロップのリセット入力Ｒに接続されている。
３のフリップフロップＦＦ１〜ＦＦ３の非反転出力Ｑ、
及び第４のフリップフロップＦＦ４の反転出力／Ｑを入
力とする４入力アンドゲートで、その論理出力が上記各
フリップフロップのリセット入力Ｒに接続されている。
【０００５】また上記信号反転回路１１は、上記各フリ
ップフロップと同様反転出力／Ｑが信号入力Ｄに接続さ
れた第５のフリップフロップＦＦ５から構成されてお
り、このフリップフロップＦＦ５は、そのトリガ入力Ｔ
に上記アンドゲートＧ１の論理出力を受けてこれを分周
し、非反転出力Ｑに上記原パルス信号ＣＫの分周出力Ｄ
Ｏを出力するようになっている。
ップフロップと同様反転出力／Ｑが信号入力Ｄに接続さ
れた第５のフリップフロップＦＦ５から構成されてお
り、このフリップフロップＦＦ５は、そのトリガ入力Ｔ
に上記アンドゲートＧ１の論理出力を受けてこれを分周
し、非反転出力Ｑに上記原パルス信号ＣＫの分周出力Ｄ
Ｏを出力するようになっている。
【０００６】次に動作について説明する。所定周波数Ｎ
の原パルス信号ＣＬが上記第１のフリップフロップＦＦ
１のトリガ入力Ｔに入力されると、その非反転出力Ｑに
は、上記原パルス信号ＣＬが立ち上がる度に反転する、
上記原パルス信号ＣＬの周波数Ｎの半分の周波数（Ｎ／
２）の信号FO１が得られる。このような分周動作が該フ
リップフロップＦＦ１後段の各フリップフロップＦＦ２
〜ＦＦ４で行われ、これらの非反転出力Ｑには図４(b)
に示す信号FO２〜FO４が得られ、この出力信号FO４の周
波数はＮ／１６（Ｎは原パルス信号ＣＫの周波数）とな
っている。
の原パルス信号ＣＬが上記第１のフリップフロップＦＦ
１のトリガ入力Ｔに入力されると、その非反転出力Ｑに
は、上記原パルス信号ＣＬが立ち上がる度に反転する、
上記原パルス信号ＣＬの周波数Ｎの半分の周波数（Ｎ／
２）の信号FO１が得られる。このような分周動作が該フ
リップフロップＦＦ１後段の各フリップフロップＦＦ２
〜ＦＦ４で行われ、これらの非反転出力Ｑには図４(b)
に示す信号FO２〜FO４が得られ、この出力信号FO４の周
波数はＮ／１６（Ｎは原パルス信号ＣＫの周波数）とな
っている。
【０００７】そして上記フリップフロップＦＦ１〜ＦＦ
３の非反転出力ＱがＨレベル、フリップフロップＦＦ４
の反転出力／ＱがＨレベルとなり、アンドゲートＧ１の
出力GO１がＬレベルからＨレベルへ変化すると、上記フ
リップフロップＦＦ１〜ＦＦ４はその出力FO１〜FO４が
所定のリセット時間Ｔr 内にすべてＬレベルになってリ
セットされ、これによりアンドゲートＧ１の出力GO１も
直ちにＬレベルとなる。
３の非反転出力ＱがＨレベル、フリップフロップＦＦ４
の反転出力／ＱがＨレベルとなり、アンドゲートＧ１の
出力GO１がＬレベルからＨレベルへ変化すると、上記フ
リップフロップＦＦ１〜ＦＦ４はその出力FO１〜FO４が
所定のリセット時間Ｔr 内にすべてＬレベルになってリ
セットされ、これによりアンドゲートＧ１の出力GO１も
直ちにＬレベルとなる。
【０００８】この時上記第５のフリップフロップＦＦ５
は、周波数（Ｎ／８）のアンドゲートＧ１の出力GO１の
立ち上がりタイミングで非反転出力Ｑのレベルが反転す
ることとなり、その出力信号FO５は上記原パルス信号Ｃ
Ｋの１６分周出力ＤＯとなっている。
は、周波数（Ｎ／８）のアンドゲートＧ１の出力GO１の
立ち上がりタイミングで非反転出力Ｑのレベルが反転す
ることとなり、その出力信号FO５は上記原パルス信号Ｃ
Ｋの１６分周出力ＤＯとなっている。
【０００９】これによって上記カウンタ１０のリセット
を行うとともに、上記原パルス信号ＣＫの分周出力を得
ることができる。
を行うとともに、上記原パルス信号ＣＫの分周出力を得
ることができる。
【００１０】
【発明が解決しようとする課題】ところが、従来の分周
器は以上のように構成されているため、例えば原パルス
信号ＣＫの周波数の変動等が原因で、上記カウンタ１０
を構成する第１〜第４のフリップフロップＦＦ１〜ＦＦ
４がリセットされる時間，つまり論理ゲートＧ１の出力
GO１が立ち上がってから立ち下がるまでの時間Ｔr が、
上記フリップフロップＦＦ５の応答時間，つまりフリッ
プフロップＦＦ５が出力の反転動作を行うのに要する時
間ΔＴより短くなると、図４(b) の点線で示すようにフ
リップフロップＦＦ５の出力FO５が上記ゲート出力GO１
の立ち上がるタイミングで反転せず、誤動作する可能性
がある。
器は以上のように構成されているため、例えば原パルス
信号ＣＫの周波数の変動等が原因で、上記カウンタ１０
を構成する第１〜第４のフリップフロップＦＦ１〜ＦＦ
４がリセットされる時間，つまり論理ゲートＧ１の出力
GO１が立ち上がってから立ち下がるまでの時間Ｔr が、
上記フリップフロップＦＦ５の応答時間，つまりフリッ
プフロップＦＦ５が出力の反転動作を行うのに要する時
間ΔＴより短くなると、図４(b) の点線で示すようにフ
リップフロップＦＦ５の出力FO５が上記ゲート出力GO１
の立ち上がるタイミングで反転せず、誤動作する可能性
がある。
【００１１】この発明は上記のような問題点を解消する
ためになされたもので、原パルス信号の周波数が変動し
ても、原パルス信号のパルス数をカウントするカウンタ
を、分周出力でのエラー発生を招くことなくリセットす
ることができる分周器を得ることを目的とする。
ためになされたもので、原パルス信号の周波数が変動し
ても、原パルス信号のパルス数をカウントするカウンタ
を、分周出力でのエラー発生を招くことなくリセットす
ることができる分周器を得ることを目的とする。
【００１２】
【課題を解決するための手段】この発明に係る分周器
は、原パルス信号のパルス数をカウントするカウンタ、
上記カウンタ出力が所定の分周比に対応する計数値に到
達した時、論理信号を出力する論理回路、及び該論理信
号を受けるたびに、出力の反転動作を行う信号反転回路
に加えて、上記論理回路の出力信号を原パルス信号の周
期を基準として遅延させる遅延手段を設け、該遅延出力
を上記カウンタのリセット信号としたものである。
は、原パルス信号のパルス数をカウントするカウンタ、
上記カウンタ出力が所定の分周比に対応する計数値に到
達した時、論理信号を出力する論理回路、及び該論理信
号を受けるたびに、出力の反転動作を行う信号反転回路
に加えて、上記論理回路の出力信号を原パルス信号の周
期を基準として遅延させる遅延手段を設け、該遅延出力
を上記カウンタのリセット信号としたものである。
【００１３】この発明に係る分周器は、原パルス信号の
パルス数をカウントするカウンタと、該カウンタ出力が
所定の分周比に対応する計数値に到達した時、論理信号
を出力する論理回路に加えて、上記論理回路の出力信号
を原パルス信号の周期を基準として遅延させる遅延手段
を備えるとともに、該遅延出力を受けるたびに、その出
力を反転する信号反転回路を備え、該信号反転回路の出
力を上記原パルス信号の分周出力とするとともに、該出
力を上記カウンタのリセット信号としたものである。
パルス数をカウントするカウンタと、該カウンタ出力が
所定の分周比に対応する計数値に到達した時、論理信号
を出力する論理回路に加えて、上記論理回路の出力信号
を原パルス信号の周期を基準として遅延させる遅延手段
を備えるとともに、該遅延出力を受けるたびに、その出
力を反転する信号反転回路を備え、該信号反転回路の出
力を上記原パルス信号の分周出力とするとともに、該出
力を上記カウンタのリセット信号としたものである。
【００１４】またこの発明は上記分周器において、上記
遅延手段を、上記原パルス信号をクロック入力とし、上
記論理信号を上記原パルス信号の１パルス分遅延して出
力するＤタイプフリップフロップにより構成したもので
ある。
遅延手段を、上記原パルス信号をクロック入力とし、上
記論理信号を上記原パルス信号の１パルス分遅延して出
力するＤタイプフリップフロップにより構成したもので
ある。
【００１５】またこの発明は上記分周器において、上記
遅延手段を、上記原パルス信号を入力とする第１のイン
バータと、その出力をセット入力、上記論理信号をリセ
ット入力とするＲ−Ｓタイプのフリップフロップと、該
フリップフロップの出力を入力とする第２のインバータ
とから構成したものである。
遅延手段を、上記原パルス信号を入力とする第１のイン
バータと、その出力をセット入力、上記論理信号をリセ
ット入力とするＲ−Ｓタイプのフリップフロップと、該
フリップフロップの出力を入力とする第２のインバータ
とから構成したものである。
【００１６】
【作用】この発明においては、原パルス信号のカウンタ
出力が所定の分周比に対応する値に達したことを示す論
理出力を原パルス信号の周期を基準として遅延し、これ
をカウンタのリセット信号としたから、上記カウンタの
リセットは信号反転回路の反転動作後に行われることと
なり、原パルス信号の周波数が変動しても、原パルス信
号のパルスカウンタを、分周出力でのエラー発生を招く
ことなくリセットすることができる。
出力が所定の分周比に対応する値に達したことを示す論
理出力を原パルス信号の周期を基準として遅延し、これ
をカウンタのリセット信号としたから、上記カウンタの
リセットは信号反転回路の反転動作後に行われることと
なり、原パルス信号の周波数が変動しても、原パルス信
号のパルスカウンタを、分周出力でのエラー発生を招く
ことなくリセットすることができる。
【００１７】この発明においては、原パルス信号のカウ
ンタ出力が所定の分周比に対応する値に達したことを示
す論理出力を原パルス信号の周期を基準として遅延し、
これをカウンタのリセット信号とするとともに、これ
を、分周出力を出力する信号反転回路のトリガ入力とし
たので、上記論理出力の変化は上記遅延時間遅れて信号
反転回路のトリガ入力に現れることとなり、原パルス信
号の周波数が変動して上記カウンタのリセット時間が上
記信号反転回路の応答時間がより短くなっても、原パル
ス信号のパルスカウンタを、分周出力でのエラー発生を
招くことなくリセットすることができる。
ンタ出力が所定の分周比に対応する値に達したことを示
す論理出力を原パルス信号の周期を基準として遅延し、
これをカウンタのリセット信号とするとともに、これ
を、分周出力を出力する信号反転回路のトリガ入力とし
たので、上記論理出力の変化は上記遅延時間遅れて信号
反転回路のトリガ入力に現れることとなり、原パルス信
号の周波数が変動して上記カウンタのリセット時間が上
記信号反転回路の応答時間がより短くなっても、原パル
ス信号のパルスカウンタを、分周出力でのエラー発生を
招くことなくリセットすることができる。
【００１８】
【実施例】以下この発明の実施例を図について説明す
る。図１は本発明の一実施例による分周器を説明するた
めの図であり、図１(a) はその構成を示すブロック図、
図１(b) はその動作を説明するためのタイミングチャー
ト図である。図において、図４と同一符号は同一のもの
を示し、１０１は本実施例の分周器で、これは上記従来
の分周器２００の構成において、トリガ入力Ｔに上記原
パルス信号ＣＫを、信号入力Ｄに上記アンドゲートＧ１
の出力信号GO１を受ける第６のＤフリップフロップＦＦ
６を設け、その非反転出力Ｑを、上記ゲート出力GO１に
代えて、上記第１〜第４のフリップフロップＦＦ１〜Ｆ
Ｆ４のリセット入力Ｒに接続している。これにより上記
各フリップフロップＦＦ１〜ＦＦ４のリセットタイミン
グを上記ゲート出力GO１の立ち上がりタイミングより原
パルス信号ＣＫの１クロック分遅延させる遅延手段（以
下シフトレジスタともいう。）を構成しており、その他
の構成は従来の分周器と同一である。
る。図１は本発明の一実施例による分周器を説明するた
めの図であり、図１(a) はその構成を示すブロック図、
図１(b) はその動作を説明するためのタイミングチャー
ト図である。図において、図４と同一符号は同一のもの
を示し、１０１は本実施例の分周器で、これは上記従来
の分周器２００の構成において、トリガ入力Ｔに上記原
パルス信号ＣＫを、信号入力Ｄに上記アンドゲートＧ１
の出力信号GO１を受ける第６のＤフリップフロップＦＦ
６を設け、その非反転出力Ｑを、上記ゲート出力GO１に
代えて、上記第１〜第４のフリップフロップＦＦ１〜Ｆ
Ｆ４のリセット入力Ｒに接続している。これにより上記
各フリップフロップＦＦ１〜ＦＦ４のリセットタイミン
グを上記ゲート出力GO１の立ち上がりタイミングより原
パルス信号ＣＫの１クロック分遅延させる遅延手段（以
下シフトレジスタともいう。）を構成しており、その他
の構成は従来の分周器と同一である。
【００１９】次に動作について説明する。原パルス信号
ＣＬを分周する動作は従来の分周器２００と同一であ
り、本分周器１０１ではカウンタ１０をリセットする動
作が従来のものとは異なっている。
ＣＬを分周する動作は従来の分周器２００と同一であ
り、本分周器１０１ではカウンタ１０をリセットする動
作が従来のものとは異なっている。
【００２０】すなわち、図１(b) に示すように分周動作
において、上記第１〜第３のフリップフロップＦＦ１〜
ＦＦ３の非反転出力FO１〜FO３がＨレベル，フリップフ
ロップＦＦ４の反転出力FO４がＨレベルとなり、ゲート
出力GO１がＬレベルからＨレベルへと変化すると、上記
第６のフリップフロップＦＦ６は、このゲート出力GO１
を原パルス信号ＣＫの１クロック分Ｔr1だけ遅延させて
から、フリップフロップＦＦ１〜ＦＦ４をリセットす
る。
において、上記第１〜第３のフリップフロップＦＦ１〜
ＦＦ３の非反転出力FO１〜FO３がＨレベル，フリップフ
ロップＦＦ４の反転出力FO４がＨレベルとなり、ゲート
出力GO１がＬレベルからＨレベルへと変化すると、上記
第６のフリップフロップＦＦ６は、このゲート出力GO１
を原パルス信号ＣＫの１クロック分Ｔr1だけ遅延させて
から、フリップフロップＦＦ１〜ＦＦ４をリセットす
る。
【００２１】このため、上記ゲート出力GO１を分周する
フリップフロップＦＦ５の応答動作は、従来の分周器と
は異なり、フリップフロップＦＦ１〜ＦＦ４のリセット
動作より必ず原パルス信号ＣＫの１クロック分Ｔr1だけ
早いタイミングで開始されることとなる。つまり上記フ
リップフロップＦＦ５の応答時間のマージンが上記原パ
ルス信号ＣＫの１クロック分Ｔr1増大することとなっ
て、フリップフロップＦＦ５の上記ゲート出力GO１に対
する応答動作は上記リセット動作前に完了することとな
る。この結果上記原パルス信号ＣＫの周波数が変化して
もその分周出力ＤＯであるフリップフロップＦＦ５の非
反転出力FO５にエラーが発生するのを阻止することがで
きる。
フリップフロップＦＦ５の応答動作は、従来の分周器と
は異なり、フリップフロップＦＦ１〜ＦＦ４のリセット
動作より必ず原パルス信号ＣＫの１クロック分Ｔr1だけ
早いタイミングで開始されることとなる。つまり上記フ
リップフロップＦＦ５の応答時間のマージンが上記原パ
ルス信号ＣＫの１クロック分Ｔr1増大することとなっ
て、フリップフロップＦＦ５の上記ゲート出力GO１に対
する応答動作は上記リセット動作前に完了することとな
る。この結果上記原パルス信号ＣＫの周波数が変化して
もその分周出力ＤＯであるフリップフロップＦＦ５の非
反転出力FO５にエラーが発生するのを阻止することがで
きる。
【００２２】ただしこの場合、分周比に対応する原パル
ス信号ＣＫのパルス数は、カウンタ１０のパルスカウン
ト数に、ゲート出力GO１を遅延するのに使われる原パル
ス信号ＣＫの１クロック分加算されることとなるので、
分周比は、その分を考慮して設定する必要がある。
ス信号ＣＫのパルス数は、カウンタ１０のパルスカウン
ト数に、ゲート出力GO１を遅延するのに使われる原パル
ス信号ＣＫの１クロック分加算されることとなるので、
分周比は、その分を考慮して設定する必要がある。
【００２３】このように本実施例では、アンドゲートＧ
１の出力GO１，つまりカウンタ出力が所定の分周比に対
応する値になったことを示す信号をそのままカウンタ１
０のリセット信号としては用いずに、この信号GO１をシ
フトレジスタＦＦ６により原信号１クロック分遅延した
信号をリセット信号としたので、アンドゲートＧ１の出
力を分周するフリップフロップＦＦ５の応答動作は、従
来の分周器とは異なり、フリップフロップＦＦ１〜ＦＦ
４のリセット動作より必ず原周波１クロック分だけ早い
タイミングで開始されることとなり、この結果原パルス
信号の分周動作を原パルス信号の周波数に関係なく安定
して行うことができる。
１の出力GO１，つまりカウンタ出力が所定の分周比に対
応する値になったことを示す信号をそのままカウンタ１
０のリセット信号としては用いずに、この信号GO１をシ
フトレジスタＦＦ６により原信号１クロック分遅延した
信号をリセット信号としたので、アンドゲートＧ１の出
力を分周するフリップフロップＦＦ５の応答動作は、従
来の分周器とは異なり、フリップフロップＦＦ１〜ＦＦ
４のリセット動作より必ず原周波１クロック分だけ早い
タイミングで開始されることとなり、この結果原パルス
信号の分周動作を原パルス信号の周波数に関係なく安定
して行うことができる。
【００２４】なお上記実施例では、信号反転回路を構成
するフリップフロップＦＦ５のトリガ入力Ｔをアンドゲ
ートＧ１の出力からとっているが、これは上記フリップ
フロップＦＦ６の出力からとるよう回路構成を変形して
もよい。
するフリップフロップＦＦ５のトリガ入力Ｔをアンドゲ
ートＧ１の出力からとっているが、これは上記フリップ
フロップＦＦ６の出力からとるよう回路構成を変形して
もよい。
【００２５】このような構成の第１実施例の第１の変形
例では、上記アンドゲートＧ１の出力の変化は上記フリ
ップフロップＦＦ６により遅延されて、フリップフロッ
プＦＦ５のトリガ入力に現れることとなり、原パルス信
号ＣＫの周波数が変動して上記カウンタ１０のリセット
時間Ｔr が上記フリップフロップＦＦ５の応答時間ΔＴ
がより短くなっても、原パルス信号のパルスカウンタ
を、分周出力でのエラー発生を招くことなくリセットす
ることができる。
例では、上記アンドゲートＧ１の出力の変化は上記フリ
ップフロップＦＦ６により遅延されて、フリップフロッ
プＦＦ５のトリガ入力に現れることとなり、原パルス信
号ＣＫの周波数が変動して上記カウンタ１０のリセット
時間Ｔr が上記フリップフロップＦＦ５の応答時間ΔＴ
がより短くなっても、原パルス信号のパルスカウンタ
を、分周出力でのエラー発生を招くことなくリセットす
ることができる。
【００２６】また上記実施例では、フリップフロップＦ
Ｆ６の非反転出力Ｑを、カウンタ１０を構成するフリッ
プフロップＦＦ１〜ＦＦ４のリセット入力Ｒに接続し、
該入力レベルをＬレベルからＨレベルにしてカウンタ１
０をリセットするようにしたが、カウンタ１０のリセッ
トを行う構成はこれに限るものではない。
Ｆ６の非反転出力Ｑを、カウンタ１０を構成するフリッ
プフロップＦＦ１〜ＦＦ４のリセット入力Ｒに接続し、
該入力レベルをＬレベルからＨレベルにしてカウンタ１
０をリセットするようにしたが、カウンタ１０のリセッ
トを行う構成はこれに限るものではない。
【００２７】図２はカウンタ１０をリセットする回路構
成を変更した上記第１実施例の第２の変形例を示してお
り、この分周器１０１ａでは、図２に示すように、フリ
ップフロップＦＦ６の反転出力／Ｑを、上記カウンタ１
０を構成するフリップフロップＦＦ１〜ＦＦ４のセット
入力Ｓに接続し、該入力レベルをＨレベルからＬレベル
にしてカウンタ１０をリセットするようにしている。こ
の場合も上記実施例と同様の効果がある。
成を変更した上記第１実施例の第２の変形例を示してお
り、この分周器１０１ａでは、図２に示すように、フリ
ップフロップＦＦ６の反転出力／Ｑを、上記カウンタ１
０を構成するフリップフロップＦＦ１〜ＦＦ４のセット
入力Ｓに接続し、該入力レベルをＨレベルからＬレベル
にしてカウンタ１０をリセットするようにしている。こ
の場合も上記実施例と同様の効果がある。
【００２８】また上記実施例では、シフトレジスタ１２
としてフリップフロップＦＦ６を用いているが、上記シ
フトレジスタの構成はこれに限るものではなく、例えば
上記シフトレジスタをＮＡＮＤ回路構成のＲ−Ｓフリッ
プフロップ回路を用いて構成してもよい。
としてフリップフロップＦＦ６を用いているが、上記シ
フトレジスタの構成はこれに限るものではなく、例えば
上記シフトレジスタをＮＡＮＤ回路構成のＲ−Ｓフリッ
プフロップ回路を用いて構成してもよい。
【００２９】図３はこのような構成の本発明の第２の実
施例による分周器を説明するための図であり、図３(a)
はその回路構成を、図３(b) はその動作を説明するため
のタイミングチャート図である。図において図１と同一
符号は同一のものを示し、１０２はこの実施例による分
周器で、ここでは、上記シフトレジスタ１３は、上記原
パルス信号ＣＫを入力とする第１のインバータＧ２と、
その出力をセット入力、上記論理信号をリセット入力と
するＲ−ＳタイプのフリップフロップＦＦ７と、該フリ
ップフロップの出力を入力とする第２のインバータＧ５
とから構成されている。また上記Ｒ−Ｓフリップフロッ
プＦＦ７は、２つのナンドゲートＧ３及びＧ４を用い、
該各ゲートの出力を各ゲートの入力の一方に接続し、各
ゲートの他方の入力をそれぞれセット入力Ｓ及びリセッ
ト入力Ｒとし、ゲートＧ３の入力の他方を上記アンドゲ
ートＧ１の出力に、ゲートＧ４の入力の他方を上記第１
のインバータＧ２の出力に接続し、上記ゲートＧ３の出
力を上記カウンタ１０のリセット入力Ｒに接続してい
る。
施例による分周器を説明するための図であり、図３(a)
はその回路構成を、図３(b) はその動作を説明するため
のタイミングチャート図である。図において図１と同一
符号は同一のものを示し、１０２はこの実施例による分
周器で、ここでは、上記シフトレジスタ１３は、上記原
パルス信号ＣＫを入力とする第１のインバータＧ２と、
その出力をセット入力、上記論理信号をリセット入力と
するＲ−ＳタイプのフリップフロップＦＦ７と、該フリ
ップフロップの出力を入力とする第２のインバータＧ５
とから構成されている。また上記Ｒ−Ｓフリップフロッ
プＦＦ７は、２つのナンドゲートＧ３及びＧ４を用い、
該各ゲートの出力を各ゲートの入力の一方に接続し、各
ゲートの他方の入力をそれぞれセット入力Ｓ及びリセッ
ト入力Ｒとし、ゲートＧ３の入力の他方を上記アンドゲ
ートＧ１の出力に、ゲートＧ４の入力の他方を上記第１
のインバータＧ２の出力に接続し、上記ゲートＧ３の出
力を上記カウンタ１０のリセット入力Ｒに接続してい
る。
【００３０】このような構成の分周器においても上記実
施例と同様、アンドゲートＧ１の出力GO１は、上記シフ
トレジスタ１３により原パルス信号ＣＫの１クロック分
遅延されて、上記カウンタ１０にそのリセット信号とし
て入力されることとなり、これにより上記実施例と同
様、原パルス信号の分周動作を原パルス信号の周波数に
関係なく安定して行うことができるという効果が得られ
る。
施例と同様、アンドゲートＧ１の出力GO１は、上記シフ
トレジスタ１３により原パルス信号ＣＫの１クロック分
遅延されて、上記カウンタ１０にそのリセット信号とし
て入力されることとなり、これにより上記実施例と同
様、原パルス信号の分周動作を原パルス信号の周波数に
関係なく安定して行うことができるという効果が得られ
る。
【００３１】なおこの第２の実施例では、フリップフロ
ップＦＦ５のトリガ入力Ｔを論理ゲートＧ１の出力から
とったが、これは論理ゲートＧ５の出力からとるよう回
路構成を変形してもよく、この場合、上記第１実施例の
第１変形例と同様、上記アンドゲートＧ１の出力の変化
は上記シフトレジスタＦＦ７により遅延されて、フリッ
プフロップＦＦ５のトリガ入力に現れることとなり、原
パルス信号ＣＫの周波数が変動して上記カウンタ１０の
リセット時間Ｔr が上記フリップフロップＦＦ５の応答
時間ΔＴがより短くなっても、原パルス信号のパルスカ
ウンタを、分周出力でのエラー発生を招くことなくリセ
ットすることができる。
ップＦＦ５のトリガ入力Ｔを論理ゲートＧ１の出力から
とったが、これは論理ゲートＧ５の出力からとるよう回
路構成を変形してもよく、この場合、上記第１実施例の
第１変形例と同様、上記アンドゲートＧ１の出力の変化
は上記シフトレジスタＦＦ７により遅延されて、フリッ
プフロップＦＦ５のトリガ入力に現れることとなり、原
パルス信号ＣＫの周波数が変動して上記カウンタ１０の
リセット時間Ｔr が上記フリップフロップＦＦ５の応答
時間ΔＴがより短くなっても、原パルス信号のパルスカ
ウンタを、分周出力でのエラー発生を招くことなくリセ
ットすることができる。
【００３２】
【発明の効果】以上のようにこの発明に係る分周器によ
れば、原パルス信号のカウンタ出力が所定の分周比に対
応する値に達したことを示す論理出力を原パルス信号の
周期を基準として遅延し、これをカウンタのリセット信
号としたので、上記カウンタのリセットは信号反転回路
の反転動作後に行われることとなり、原パルス信号の周
波数が変動しても、原パルス信号のパルスカウンタを、
分周出力でのエラー発生を招くことなくリセットするこ
とができる。これにより原パルス信号の周波数に関係な
く安定した分周出力を得ることができる効果がある。
れば、原パルス信号のカウンタ出力が所定の分周比に対
応する値に達したことを示す論理出力を原パルス信号の
周期を基準として遅延し、これをカウンタのリセット信
号としたので、上記カウンタのリセットは信号反転回路
の反転動作後に行われることとなり、原パルス信号の周
波数が変動しても、原パルス信号のパルスカウンタを、
分周出力でのエラー発生を招くことなくリセットするこ
とができる。これにより原パルス信号の周波数に関係な
く安定した分周出力を得ることができる効果がある。
【００３３】またこの発明によれば、原パルス信号のカ
ウンタ出力が所定の分周比に対応する値に達したことを
示す論理出力を原パルス信号の周期を基準として遅延
し、これをカウンタのリセット信号とするとともに、こ
れを、分周出力を出力する信号反転回路のトリガ入力と
したので、上記論理出力の変化は上記遅延時間遅れて信
号反転回路のトリガ入力に現れることとなり、原パルス
信号の周波数が変動して上記カウンタのリセット時間が
上記信号反転回路の応答時間がより短くなっても、原パ
ルス信号のパルスカウンタを、分周出力でのエラー発生
を招くことなくリセットすることができ、上記と同様原
パルス信号の周波数に関係なく安定した分周器出力を得
ることができる効果がある。
ウンタ出力が所定の分周比に対応する値に達したことを
示す論理出力を原パルス信号の周期を基準として遅延
し、これをカウンタのリセット信号とするとともに、こ
れを、分周出力を出力する信号反転回路のトリガ入力と
したので、上記論理出力の変化は上記遅延時間遅れて信
号反転回路のトリガ入力に現れることとなり、原パルス
信号の周波数が変動して上記カウンタのリセット時間が
上記信号反転回路の応答時間がより短くなっても、原パ
ルス信号のパルスカウンタを、分周出力でのエラー発生
を招くことなくリセットすることができ、上記と同様原
パルス信号の周波数に関係なく安定した分周器出力を得
ることができる効果がある。
【図１】この発明の第１の実施例による分周器を説明す
るための図であり、図１(a) はそのブロック構成図、図
１(b) はその動作を示すタイミングチャート図である。
るための図であり、図１(a) はそのブロック構成図、図
１(b) はその動作を示すタイミングチャート図である。
【図２】上記分周器の回路構成の変更した第１実施例の
変形例を示すブロック図である。
変形例を示すブロック図である。
【図３】この発明の第２の実施例による分周器を説明す
るための図であり、図３(a) はそのブロック構成図、図
３(b) はその動作を示すタイミングチャート図である。
るための図であり、図３(a) はそのブロック構成図、図
３(b) はその動作を示すタイミングチャート図である。
【図４】従来の分周器を説明するための図であり、図４
(a) はそのブロック構成図、図４(b) はその動作を示す
タイミングチャート図である。
(a) はそのブロック構成図、図４(b) はその動作を示す
タイミングチャート図である。
１ 入力端子 ２ 出力端子 １０ カウンタ １１ 信号反転回路 １２，１３ シフトレジスタ（遅延手段） １０１，１０１ａ，１０２ 分周器 ＦＦ１〜ＦＦ６ Ｄフリップフロップ ＦＦ７ Ｒ−Ｓフリップフロップ Ｇ１ アンドゲート（論理回路） Ｇ３，Ｇ４ 第１，第２のナンドゲート Ｇ２，Ｇ５ 第１，第２のインバータ ＣＫ 原パルス信号 ＤＯ 分周出力 FO１〜FO６ 出力信号 GO１ アンドゲート出力 GO５ 第２のインバータゲート出力
Claims (4)
- 【請求項１】 原パルス信号のパルス数をカウントする
カウンタと、該カウンタ出力が所定の分周比に対応する
計数値に到達した時、論理信号を出力する論理回路と、
該論理信号を受けるたびに、その出力を反転する信号反
転回路とを備え、該信号反転回路の出力を上記原パルス
信号の分周出力とする分周器において、 上記論理回路の出力信号を原パルス信号の周期を基準と
して遅延させる遅延手段を設け、 該遅延出力を上記カウンタのリセット信号としたことを
特徴とする分周器。 - 【請求項２】 原パルス信号のパルス数をカウントする
カウンタと、該カウンタ出力が所定の分周比に対応する
計数値に到達した時、論理信号を出力する論理回路とを
備え、該論理信号に基づいて上記原パルスの分周出力を
出力する分周器において、 上記論理回路の出力信号を原パルス信号の周期を基準と
して遅延させる遅延手段と、 該遅延出力を受けるたびに、その出力を反転する信号反
転回路とを備え、 該信号反転回路の出力を上記原パルス信号の分周出力と
するとともに、該出力を上記カウンタのリセット信号と
したことを特徴とする分周器。 - 【請求項３】 請求項１又は２記載の分周器において、 上記遅延手段は、上記原パルス信号をクロック入力と
し、上記論理信号を上記原パルス信号の１パルス分遅延
して出力するＤタイプのフリップフロップ回路であるこ
とを特徴とする分周器。 - 【請求項４】 請求項１又は２記載の分周器において、 上記遅延手段は、上記原パルス信号を入力とする第１の
インバータと、その出力をセット又はリセット入力、上
記論理信号をリセット又はセット入力とするＲ−Ｓタイ
プのフリップフロップ回路と、該フリップフロップ回路
の出力を入力とする第２のインバータとから構成されて
いることを特徴とする分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148682A JPH05327482A (ja) | 1992-05-14 | 1992-05-14 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4148682A JPH05327482A (ja) | 1992-05-14 | 1992-05-14 | 分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05327482A true JPH05327482A (ja) | 1993-12-10 |
Family
ID=15458247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4148682A Pending JPH05327482A (ja) | 1992-05-14 | 1992-05-14 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05327482A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098623A (ja) * | 2008-10-20 | 2010-04-30 | Rohm Co Ltd | Ｄ級電力増幅器 |
| CN119315981A (zh) * | 2024-10-14 | 2025-01-14 | 江苏润石科技有限公司 | 分频器分频比值变化自动检测电路 |
-
1992
- 1992-05-14 JP JP4148682A patent/JPH05327482A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010098623A (ja) * | 2008-10-20 | 2010-04-30 | Rohm Co Ltd | Ｄ級電力増幅器 |
| CN119315981A (zh) * | 2024-10-14 | 2025-01-14 | 江苏润石科技有限公司 | 分频器分频比值变化自动检测电路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3849635A (en) | High speed programmable counter | |
| JPH08297177A (ja) | 時間間隔測定回路 | |
| EP0404127A2 (en) | Signal generator | |
| JPH04288607A (ja) | クロック信号切り換え回路 | |
| US4786823A (en) | Noise pulse suppressing circuit in digital system | |
| JPS63158475A (ja) | スキヤンパス方式の論理集積回路 | |
| JPH05327482A (ja) | 分周器 | |
| JPH04248481A (ja) | Ｉｃ試験装置の論理比較回路 | |
| US3851258A (en) | Gateless logic for producing selectable phase clock pulses | |
| JPH0352041Y2 (ja) | ||
| JPS6333738B2 (ja) | ||
| JPH0548408A (ja) | デジタル入力回路 | |
| JP2984429B2 (ja) | 半導体集積回路 | |
| JP3850367B2 (ja) | クロック信号分周装置 | |
| JPH0522087A (ja) | デジタル入力回路 | |
| JPH0683066B2 (ja) | カウンタ回路 | |
| JP2682889B2 (ja) | 可変分周器 | |
| SU1569994A1 (ru) | Масштабный преобразователь кодов | |
| SU1128390A1 (ru) | Делитель частоты следовани импульсов | |
| JPS6239570B2 (ja) | ||
| KR100632300B1 (ko) | 반도체 장치의 클럭드라이버 | |
| JPH0529924A (ja) | ９分周回路 | |
| JPH03186011A (ja) | ディジタル自動位相制御回路 | |
| JPS6187426A (ja) | フリツプフロツプ | |
| JPH0815260B2 (ja) | エラーカウント回路 |