JPH0522090A - 可変デイレイライン装置 - Google Patents
可変デイレイライン装置Info
- Publication number
- JPH0522090A JPH0522090A JP3193619A JP19361991A JPH0522090A JP H0522090 A JPH0522090 A JP H0522090A JP 3193619 A JP3193619 A JP 3193619A JP 19361991 A JP19361991 A JP 19361991A JP H0522090 A JPH0522090 A JP H0522090A
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- JP
- Japan
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- delay amount
- delay line
- delay
- supply voltage
- power supply
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Abstract
(57)【要約】
【目的】 温度変化や製造バラツキなどによって特性に
バラツキが発生しても、所望の遅延量が得られる可変デ
ィレイライン装置を提供する。 【構成】 トレーニングモード時に、トレーニング信号
発生回路１３でトレーニング信号ＴＲを発生させ、これ
をディレイライン１５に供給し、予め、ディレイライン
１５を適正な遅延量に設定しておき、その後、実際、使
用する入力信号Ｖｉを該ディレイライン１５に供給する
ようにした。
バラツキが発生しても、所望の遅延量が得られる可変デ
ィレイライン装置を提供する。 【構成】 トレーニングモード時に、トレーニング信号
発生回路１３でトレーニング信号ＴＲを発生させ、これ
をディレイライン１５に供給し、予め、ディレイライン
１５を適正な遅延量に設定しておき、その後、実際、使
用する入力信号Ｖｉを該ディレイライン１５に供給する
ようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタルオーディオ
信号処理回路などに用いられ、入力信号の遅延量を可変
とする可変ディレイライン装置に関し、特に所定のトレ
ーニング信号を入力して遅延量を適正値に設定する可変
ディレイライン装置に関する。
信号処理回路などに用いられ、入力信号の遅延量を可変
とする可変ディレイライン装置に関し、特に所定のトレ
ーニング信号を入力して遅延量を適正値に設定する可変
ディレイライン装置に関する。
【０００２】
【従来の技術】入力端子に加えられた信号が、そのまま
一定時間遅れて出力端子に出力されるようなディレイラ
イン装置には、従来、例えば、図４に示すようなコイル
１，２およびコンデンサ３で構成されるものがある。こ
の種のディレイライン装置は、集積化が困難なコイル
１，２を使用しているため、回路規模が大きくなるとい
う欠点があった。この点を解決するものとして、集積化
されたＣＭＯＳバッファを複数段縦続接続したディレイ
ライン装置が使用されるようになってきた。このディレ
イライン装置は、ＣＭＯＳバッファの電源電圧を変化さ
せることで、遅延量を可変とすることができる。
一定時間遅れて出力端子に出力されるようなディレイラ
イン装置には、従来、例えば、図４に示すようなコイル
１，２およびコンデンサ３で構成されるものがある。こ
の種のディレイライン装置は、集積化が困難なコイル
１，２を使用しているため、回路規模が大きくなるとい
う欠点があった。この点を解決するものとして、集積化
されたＣＭＯＳバッファを複数段縦続接続したディレイ
ライン装置が使用されるようになってきた。このディレ
イライン装置は、ＣＭＯＳバッファの電源電圧を変化さ
せることで、遅延量を可変とすることができる。
【０００３】
【発明が解決しようとする課題】しかしながら、このＣ
ＭＯＳバッフアのディレイライン装置では、温度変化に
よってＭ０Ｓバッファの温度特性が変化したり、あるい
はＣＭＯＳバッファの製造バラツキなどによって他の種
々の特性にバラツキが発生したりして、所望の遅延量が
得られないという問題があった。
ＭＯＳバッフアのディレイライン装置では、温度変化に
よってＭ０Ｓバッファの温度特性が変化したり、あるい
はＣＭＯＳバッファの製造バラツキなどによって他の種
々の特性にバラツキが発生したりして、所望の遅延量が
得られないという問題があった。
【０００４】本発明は、このような実情に鑑みてなされ
たものであり、温度変化や製造バラツキなどによって特
性にバラツキが発生しても、所望の遅延量が得られる可
変ディレイライン装置を提供する。
たものであり、温度変化や製造バラツキなどによって特
性にバラツキが発生しても、所望の遅延量が得られる可
変ディレイライン装置を提供する。
【０００５】
【課題を解決するための手段】本発明に係る可変ディレ
イライン装置は、電源電圧の変化に応じた遅延量で入力
信号を遅延する複数段縦続接続されたバッファ回路を有
する可変ディレイライン装置において、次のような手段
を講じたものである。すなわち、任意の遅延量を記憶す
る遅延量記憶手段と、トレーニングモード時に、一定周
期のトレーニング信号を上記バッファ回路側へ送出する
トレーニング信号発生回路と、上記バッファ回路による
上記トレーニング信号の遅延量を検出する遅延量検出手
段と、上記遅延量検出手段により検出された遅延量と上
記遅延量記憶手段に記憶された遅延量との差分を検出す
る差分検出手段と、上記差分検出手段遅延量検出手段に
より検出された差分情報をホールドするホールド手段
と、このホールド手段によりホールドされた上記差分情
報に応じて上記電源電圧を生成する電源電圧制御手段と
を設け、上記電源電圧制御手段によりトレーニングモー
ド時に生成した電源電圧で上記バッファ回路を駆動する
ことにより、上述の課題を解決する。
イライン装置は、電源電圧の変化に応じた遅延量で入力
信号を遅延する複数段縦続接続されたバッファ回路を有
する可変ディレイライン装置において、次のような手段
を講じたものである。すなわち、任意の遅延量を記憶す
る遅延量記憶手段と、トレーニングモード時に、一定周
期のトレーニング信号を上記バッファ回路側へ送出する
トレーニング信号発生回路と、上記バッファ回路による
上記トレーニング信号の遅延量を検出する遅延量検出手
段と、上記遅延量検出手段により検出された遅延量と上
記遅延量記憶手段に記憶された遅延量との差分を検出す
る差分検出手段と、上記差分検出手段遅延量検出手段に
より検出された差分情報をホールドするホールド手段
と、このホールド手段によりホールドされた上記差分情
報に応じて上記電源電圧を生成する電源電圧制御手段と
を設け、上記電源電圧制御手段によりトレーニングモー
ド時に生成した電源電圧で上記バッファ回路を駆動する
ことにより、上述の課題を解決する。
【０００６】
【作用】本発明に係る可変ディレイラン装置では、トレ
ーニングモード時にトレーニング信号を用い、予めバッ
ファ回路を適正な遅延量に設定しておき、その後、実
際、使用する入力信号を該バッファ回路に供給するよう
にしたので、温度変化や製造バラツキなどでバッファ回
路の遅延量に誤差が生じても、その誤差が補正される。
これにより、入力信号は、適正な遅延量で遅延される。
ーニングモード時にトレーニング信号を用い、予めバッ
ファ回路を適正な遅延量に設定しておき、その後、実
際、使用する入力信号を該バッファ回路に供給するよう
にしたので、温度変化や製造バラツキなどでバッファ回
路の遅延量に誤差が生じても、その誤差が補正される。
これにより、入力信号は、適正な遅延量で遅延される。
【０００７】
【実施例】以下、本発明に係る可変ディレイラン装置の
一実施例について図面に従い詳細に説明する。
一実施例について図面に従い詳細に説明する。
【０００８】図１は、本発明の実施例となる可変ディレ
イライン装置の概略構成を示すブロック回路図である。
この図１において、トレーニング領域が含まれた図２に
示すようなデータフォーマットの入力信号Ｖｉが入力端
子１０に入力されると、その入力信号Ｖｉは、モード切
換えスイッチ１１へ供給される一方、制御回路１２へ供
給される。制御回路１２では、図示しないＣＰＵが、上
記入力信号Ｖｉのデータフォーマットを解読し、その中
のトレーニング領域を検出すると、トレーニング信号発
生回路１２ａへトレーニング信号ＴＲ生成用の制御信号
を送出すると同時に、切換えスイッチ１１へモード切換
え用の制御信号を送出する。
イライン装置の概略構成を示すブロック回路図である。
この図１において、トレーニング領域が含まれた図２に
示すようなデータフォーマットの入力信号Ｖｉが入力端
子１０に入力されると、その入力信号Ｖｉは、モード切
換えスイッチ１１へ供給される一方、制御回路１２へ供
給される。制御回路１２では、図示しないＣＰＵが、上
記入力信号Ｖｉのデータフォーマットを解読し、その中
のトレーニング領域を検出すると、トレーニング信号発
生回路１２ａへトレーニング信号ＴＲ生成用の制御信号
を送出すると同時に、切換えスイッチ１１へモード切換
え用の制御信号を送出する。
【０００９】モード切換えスイッチ１１は、モード切換
え用の制御信号を受けてトレーニングモードに切換え、
トレーニング信号発生回路１２ａは、そのモード切換え
スイッチ１１へトレーニング信号ＴＲを送出する。この
トレーニング信号ＴＲは、図３に示すように、Ｎ（正の
整数）個のクロックパルスと中間パルスとを一定周期で
交互に繰り返す信号パターンで構成されている。
え用の制御信号を受けてトレーニングモードに切換え、
トレーニング信号発生回路１２ａは、そのモード切換え
スイッチ１１へトレーニング信号ＴＲを送出する。この
トレーニング信号ＴＲは、図３に示すように、Ｎ（正の
整数）個のクロックパルスと中間パルスとを一定周期で
交互に繰り返す信号パターンで構成されている。
【００１０】こうして、トレーニング信号ＴＲは、入力
バッファ１４を介して、ｎ段のＣＭＯＳバッファ（バッ
ファ回路）１６がｍ個縦続接続されているディレイライ
ン１５に供給される。その後、トレーニング信号ＴＲ
は、一定時間遅延されてディレイライン１５の最終段の
ＣＭＯＳバッファ１６からトレーニング出力信号ＴＳと
して取り出される。上記ｍ・ｎ段のＣＭＯＳバッファ回
路を介して得られるトレーニング出力信号ＴＳの遅延量
は、図３に示すように、ｎ段のＣＭＯＳバッファ回路に
おける遅延量ＤＴのｍ倍の遅延量ｍ・ＤＴとなる。
バッファ１４を介して、ｎ段のＣＭＯＳバッファ（バッ
ファ回路）１６がｍ個縦続接続されているディレイライ
ン１５に供給される。その後、トレーニング信号ＴＲ
は、一定時間遅延されてディレイライン１５の最終段の
ＣＭＯＳバッファ１６からトレーニング出力信号ＴＳと
して取り出される。上記ｍ・ｎ段のＣＭＯＳバッファ回
路を介して得られるトレーニング出力信号ＴＳの遅延量
は、図３に示すように、ｎ段のＣＭＯＳバッファ回路に
おける遅延量ＤＴのｍ倍の遅延量ｍ・ＤＴとなる。
【００１１】一方、トレーニング信号発生回路１３は、
上記トレーニング信号ＴＲの中間パルスに相当する期間
中低位レベルとなる図３に示すようなイネーブル信号Ｅ
Ｎをカウンタ１７のクリア端子に送出する。このイネー
ブル信号ＥＮの低位レベル時に、カウンタ１７は、出力
信号ＴＳ中のクロック数のカウント動作を開始する。そ
のカウント結果をＭとすると、上記ｎ段のＣＭＯＳバッ
ファ回路における遅延量ＤＴは、次式のように表すこと
ができる。 ＤＴ＝（Ｍ／ｍ）×ＴＣＫ 但し、ＴＣＫ；１クロック
の時間 従って、上記ｍを大きくとることによって、１クロック
の時間ＴＣＫ内の遅延量ＤＴを表すことができる。
上記トレーニング信号ＴＲの中間パルスに相当する期間
中低位レベルとなる図３に示すようなイネーブル信号Ｅ
Ｎをカウンタ１７のクリア端子に送出する。このイネー
ブル信号ＥＮの低位レベル時に、カウンタ１７は、出力
信号ＴＳ中のクロック数のカウント動作を開始する。そ
のカウント結果をＭとすると、上記ｎ段のＣＭＯＳバッ
ファ回路における遅延量ＤＴは、次式のように表すこと
ができる。 ＤＴ＝（Ｍ／ｍ）×ＴＣＫ 但し、ＴＣＫ；１クロック
の時間 従って、上記ｍを大きくとることによって、１クロック
の時間ＴＣＫ内の遅延量ＤＴを表すことができる。
【００１２】カウンタ１７のカウント結果Ｍは、コンパ
レータ１８（検出手段）へ与えられる。また、レジスタ
（遅延量記憶手段）１９には、予め所望の遅延量に相当
する値Ｍａが記憶されている。コンパレータ１８は、上
記カウント結果Ｍと値Ｍａとの差分を検出し、その検出
された差分に相当する電位をホールド手段２０の切換え
スイッチ２１へ送出する。一方、制御回路１２のカウン
タ２２は、トレーニング信号ＴＲのクロック数をカウン
トし、そのカウント値がＮ個となった時に、上記切換え
スイッチ２１をオンする。
レータ１８（検出手段）へ与えられる。また、レジスタ
（遅延量記憶手段）１９には、予め所望の遅延量に相当
する値Ｍａが記憶されている。コンパレータ１８は、上
記カウント結果Ｍと値Ｍａとの差分を検出し、その検出
された差分に相当する電位をホールド手段２０の切換え
スイッチ２１へ送出する。一方、制御回路１２のカウン
タ２２は、トレーニング信号ＴＲのクロック数をカウン
トし、そのカウント値がＮ個となった時に、上記切換え
スイッチ２１をオンする。
【００１３】その結果、コンパレータ１８から供給され
た上記電位が、切換えスイッチ２１抵抗２３を介してコ
ンデンサ２４にホールドされる。そして、その直後、切
換えスイッチ２１がオフ状態となるので、コンデンサ２
４にホールドされていた電位が、バッファ２６，２７で
構成される電源電圧制御手段２５に供給される。これに
より、その電位に応じて各段のＣＭ０Ｓバッファ１６の
電源電圧が変化し、ディレイライン１５の遅延量が適正
値に設定される。
た上記電位が、切換えスイッチ２１抵抗２３を介してコ
ンデンサ２４にホールドされる。そして、その直後、切
換えスイッチ２１がオフ状態となるので、コンデンサ２
４にホールドされていた電位が、バッファ２６，２７で
構成される電源電圧制御手段２５に供給される。これに
より、その電位に応じて各段のＣＭ０Ｓバッファ１６の
電源電圧が変化し、ディレイライン１５の遅延量が適正
値に設定される。
【００１４】こうして、ディレイライン１６の遅延量が
適正値に設定された後、モード切換えスイッチ１１は通
常モードに切り換わり、入力信号Ｖｉは、モード切換え
スイッチ１１および入力バッファ１４を介してディレイ
ライン１５に入力される。これによって、入力信号Ｖｉ
は、適正な遅延量で遅延されて出力バッファ２９を介し
て出力端子３０から出力信号Ｖｏとして出力される。
適正値に設定された後、モード切換えスイッチ１１は通
常モードに切り換わり、入力信号Ｖｉは、モード切換え
スイッチ１１および入力バッファ１４を介してディレイ
ライン１５に入力される。これによって、入力信号Ｖｉ
は、適正な遅延量で遅延されて出力バッファ２９を介し
て出力端子３０から出力信号Ｖｏとして出力される。
【００１５】このように、本実施例では、予め、トレー
ニング信号ＴＲを用い、ディレイライン１５を適正な遅
延量に設定しておき、その後、実際、使用する入力信号
Ｖｉを該ディレイライン１５に供給するようにしたの
で、温度変化や製造バラツキなどでディレイライン１５
の遅延量に誤差が生じても、その誤差が補正され、入力
信号Ｖｉは、適正な遅延量で遅延される。
ニング信号ＴＲを用い、ディレイライン１５を適正な遅
延量に設定しておき、その後、実際、使用する入力信号
Ｖｉを該ディレイライン１５に供給するようにしたの
で、温度変化や製造バラツキなどでディレイライン１５
の遅延量に誤差が生じても、その誤差が補正され、入力
信号Ｖｉは、適正な遅延量で遅延される。
【００１６】
【発明の効果】以上の説明からも明らかなように、本発
明に係る可変ディレイライン装置では、トレーニングモ
ード時に、トレーニング信号発生回路から一定周期のト
レーニング信号をバッファ回路側へ送出し、上記バッフ
ァ回路による上記トレーニング信号の遅延量を遅延量検
出手段により検出して、予め設定された遅延量との差分
を差分検出手段により検出し、ホールド手段によりホー
ルドされた差分情報に応じた電源電圧でバッファ回路を
駆動するので、温度変化や製造バラツキなどでバッファ
回路の遅延量に誤差が生じても、その誤差が補正され
る。これにより、入力信号を適正な遅延量で遅延させる
ことができる。
明に係る可変ディレイライン装置では、トレーニングモ
ード時に、トレーニング信号発生回路から一定周期のト
レーニング信号をバッファ回路側へ送出し、上記バッフ
ァ回路による上記トレーニング信号の遅延量を遅延量検
出手段により検出して、予め設定された遅延量との差分
を差分検出手段により検出し、ホールド手段によりホー
ルドされた差分情報に応じた電源電圧でバッファ回路を
駆動するので、温度変化や製造バラツキなどでバッファ
回路の遅延量に誤差が生じても、その誤差が補正され
る。これにより、入力信号を適正な遅延量で遅延させる
ことができる。
【図１】本発明の実施例となる可変ディレイライン装置
の概略構成を示すブロック回路図である。
の概略構成を示すブロック回路図である。
【図２】入力信号のデータフォーマット例を示す図であ
る。
る。
【図３】図１の動作タイミングチャートである。
【図４】従来のディレイラインの回路図である。
１１・・・・・モード切換えスイッチ １３・・・・・トレーニング信号発生回路 １６・・・・・バッファ回路 １７，２２・・・・・カウンタ １８・・・・・コンパレータ １９・・・・・レジスタ ２０・・・・・ホールド手段
Claims (1)
- 【特許請求の範囲】 【請求項１】 電源電圧の変化に応じた遅延量で入力信
号を遅延する複数段縦続接続されたバッファ回路を有す
る可変ディレイライン装置において、 任意の遅延量を記憶する遅延量記憶手段と、 トレーニングモード時に、一定周期のトレーニング信号
を上記バッファ回路側へ送出するトレーニング信号発生
回路と、 上記バッファ回路による上記トレーニング信号の遅延量
を検出する遅延量検出手段と、 上記遅延量検出手段により検出された遅延量と上記遅延
量記憶手段に記憶された遅延量との差分を検出する差分
検出手段と、 上記差分検出手段遅延量検出手段により検出された差分
情報をホールドするホールド手段と、 このホールド手段によりホールドされた上記差分情報に
応じて上記電源電圧を生成する電源電圧制御手段とを設
け、 上記電源電圧制御手段によりトレーニングモード時に生
成した電源電圧で上記バッファ回路を駆動することを特
徴とする可変ディレイライン装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193619A JPH0522090A (ja) | 1991-07-09 | 1991-07-09 | 可変デイレイライン装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193619A JPH0522090A (ja) | 1991-07-09 | 1991-07-09 | 可変デイレイライン装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522090A true JPH0522090A (ja) | 1993-01-29 |
Family
ID=16310953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193619A Withdrawn JPH0522090A (ja) | 1991-07-09 | 1991-07-09 | 可変デイレイライン装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004100372A1 (ja) * | 1995-01-24 | 2004-11-18 | Seiji Hideno | タイミング発生回路及びその方法 |
-
1991
- 1991-07-09 JP JP3193619A patent/JPH0522090A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004100372A1 (ja) * | 1995-01-24 | 2004-11-18 | Seiji Hideno | タイミング発生回路及びその方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |