JPH0522248B2 - - Google Patents
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- Publication number
- JPH0522248B2 JPH0522248B2 JP58091428A JP9142883A JPH0522248B2 JP H0522248 B2 JPH0522248 B2 JP H0522248B2 JP 58091428 A JP58091428 A JP 58091428A JP 9142883 A JP9142883 A JP 9142883A JP H0522248 B2 JPH0522248 B2 JP H0522248B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- input
- output
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Hardware Redundancy (AREA)
- Microcomputers (AREA)
Description
【発明の詳細な説明】
技術分野
本発明は半導体回路に関し、より詳細には、所
望のシステムと該システムに接続されている
CPUとを該CPUを物理的に取去ることなしにシ
ステムから切り離した状態とすることの可能な
CPU切換回路に関するものである。
望のシステムと該システムに接続されている
CPUとを該CPUを物理的に取去ることなしにシ
ステムから切り離した状態とすることの可能な
CPU切換回路に関するものである。
従来技術
従来のマイクロコンピユータシステムに於い
て、システムのバージヨンアツプや用途の変更を
行なう場合、プログラムROMを差換える事によ
り行なうのが一般的であるが、処理スピード、演
算機能、メモリ量の向上を図る為にはCPUをも
交換できることが望ましい。又、その際電子機器
を分解することなく、例えば新規CPUを組込ん
だモジユールやカセツト等を予め設けられた電子
機器の外部コネクタに追加接続するといつた方法
で、簡単にCPUの切換えができる事が望ましい。
新規CPUを追加する場合、元のCPUを取去るこ
となくシステムのバスライン、制御信号ラインか
ら切離した状態とすることができれば好都合であ
る。しかしながら、従来のCPUに於いては、例
えばホールド信号によりアドレス出力信号やデー
タ入出力信号をフローテイング状態とさせるとい
う機能を有しているものがあるが、このホールド
機能は他のデバイス（主にDMAコントローラ）
にバスラインを使用させるのが目的であり、
CPU自体は動作を中断しているだけであつて全
ての入出力信号をフローテイング状態とさせるわ
けではない。即ち、この様なホールド機能は
CPUをシステムから完全に切離した状態とさせ
るものではない。
て、システムのバージヨンアツプや用途の変更を
行なう場合、プログラムROMを差換える事によ
り行なうのが一般的であるが、処理スピード、演
算機能、メモリ量の向上を図る為にはCPUをも
交換できることが望ましい。又、その際電子機器
を分解することなく、例えば新規CPUを組込ん
だモジユールやカセツト等を予め設けられた電子
機器の外部コネクタに追加接続するといつた方法
で、簡単にCPUの切換えができる事が望ましい。
新規CPUを追加する場合、元のCPUを取去るこ
となくシステムのバスライン、制御信号ラインか
ら切離した状態とすることができれば好都合であ
る。しかしながら、従来のCPUに於いては、例
えばホールド信号によりアドレス出力信号やデー
タ入出力信号をフローテイング状態とさせるとい
う機能を有しているものがあるが、このホールド
機能は他のデバイス（主にDMAコントローラ）
にバスラインを使用させるのが目的であり、
CPU自体は動作を中断しているだけであつて全
ての入出力信号をフローテイング状態とさせるわ
けではない。即ち、この様なホールド機能は
CPUをシステムから完全に切離した状態とさせ
るものではない。
目 的
本発明は以上の問題を解消するためになされた
ものであつて、CPUを取去ることなく、CPUを
システムから完全に切離した状態に出来るように
することを目的とする。
ものであつて、CPUを取去ることなく、CPUを
システムから完全に切離した状態に出来るように
することを目的とする。
構 成
本発明の構成について、以下、具体的な実施例
に基づいて説明する。図面は、本発明のCPU切
換回路を使用したマイクロコンピユータシステム
の回路の１部を示している。CPU１及びCPU２
１は、例えばMOSにより構成されており、制御
部、演算部、レジスタ部を有している。図面の点
線で囲んだ部分２０が本発明のCPU切換回路２
０である。MOS構成とした場合には、CPU１の
入力端子に関しては、通常ハイインピーダンスと
なつており外部ラインに影響を与えることはな
い。従つて、CPU１の入力端子の内で割込制御
の為のNMI（ノンマスカブルインタラプト）信号
４やIRQ（インタラプトリクエスト）信号５等の
オプシヨナルなシステム制御信号が入力される入
力端子は、これらの入力信号がCPU切換回路２
０を介さずにそのままCPU１のNMI入力端子
４′，IRQ入力端子５′に入力される様に夫々接続
されている。
に基づいて説明する。図面は、本発明のCPU切
換回路を使用したマイクロコンピユータシステム
の回路の１部を示している。CPU１及びCPU２
１は、例えばMOSにより構成されており、制御
部、演算部、レジスタ部を有している。図面の点
線で囲んだ部分２０が本発明のCPU切換回路２
０である。MOS構成とした場合には、CPU１の
入力端子に関しては、通常ハイインピーダンスと
なつており外部ラインに影響を与えることはな
い。従つて、CPU１の入力端子の内で割込制御
の為のNMI（ノンマスカブルインタラプト）信号
４やIRQ（インタラプトリクエスト）信号５等の
オプシヨナルなシステム制御信号が入力される入
力端子は、これらの入力信号がCPU切換回路２
０を介さずにそのままCPU１のNMI入力端子
４′，IRQ入力端子５′に入力される様に夫々接続
されている。
本実施例に於いては、信号を使用して
CPU１とシステムとの接続状態を制御しており、
RESET信号はCPU切換信号としても機能する。
RESET信号線７はCPU１の端子７″に接
続されると共にインバータ７ａの入力端子に接続
されている。インバータ７ａの出力である
RESET信号７′は、出力バツフア６ａ，８ａ，
９ａに制御信号として、又２入力NORゲート１
２の一方の入力信号として入力される。CPU１
のシステムクロツクφ2出力端子６′，Ｒ／（リ
ードライト）出力端子８′、アドレス出力端子
９′は、夫々出力バツフア６ａ，８ａ，９ａを介
してシステムのシステムクロツクφ2信号線６，
Ｒ／信号線８、アドレス信号線９に接続されて
いる。尚、第１図に於いてアドレス出力端子９′、
出力バツフア９ａ、アドレス信号線９は１本のア
ドレスラインについてのみ示されているが、これ
は16ビツトのアドレスラインについて同様である
ため他の15本については図を省略してある。
CPU１のデータ入出力端子１０′は２つに分岐し
た後、夫々出力バツフア１０ａと入力バツフア１
０ｂを介してシステムのデータ入出力信号線１０
に接続されている。尚、データ入出力端子１０′、
出力バツフア１０ａ、入力バツフア１０ｂ、デー
タ入出力信号線１０は１本のデータラインについ
てのみ示されているが、これは８ビツトのデータ
ラインについて同様であるため他の７本について
図を省略したものである。
CPU１とシステムとの接続状態を制御しており、
RESET信号はCPU切換信号としても機能する。
RESET信号線７はCPU１の端子７″に接
続されると共にインバータ７ａの入力端子に接続
されている。インバータ７ａの出力である
RESET信号７′は、出力バツフア６ａ，８ａ，
９ａに制御信号として、又２入力NORゲート１
２の一方の入力信号として入力される。CPU１
のシステムクロツクφ2出力端子６′，Ｒ／（リ
ードライト）出力端子８′、アドレス出力端子
９′は、夫々出力バツフア６ａ，８ａ，９ａを介
してシステムのシステムクロツクφ2信号線６，
Ｒ／信号線８、アドレス信号線９に接続されて
いる。尚、第１図に於いてアドレス出力端子９′、
出力バツフア９ａ、アドレス信号線９は１本のア
ドレスラインについてのみ示されているが、これ
は16ビツトのアドレスラインについて同様である
ため他の15本については図を省略してある。
CPU１のデータ入出力端子１０′は２つに分岐し
た後、夫々出力バツフア１０ａと入力バツフア１
０ｂを介してシステムのデータ入出力信号線１０
に接続されている。尚、データ入出力端子１０′、
出力バツフア１０ａ、入力バツフア１０ｂ、デー
タ入出力信号線１０は１本のデータラインについ
てのみ示されているが、これは８ビツトのデータ
ラインについて同様であるため他の７本について
図を省略したものである。
RESET信号７′とＲ／信号８′を入力とする
NORゲート１２の出力信号１２′はデータライン
の入力バツフア１０ｂに制御信号として入力され
ると共に、インバータ１３を介した後にデータラ
インの出力バツフア１０ａに制御信号として入力
される。尚、CPU切換回路２０に用いられる出
力バツフア６ａ，７ａ，８ａ，９ａ，１０ａは何
れも従来公知の３状態ロジツク回路構成によるも
のである。即ち、RESET信号７′を“Ｈ”（ハイ
レベル）にすることにより、出力バツフア６ａ，
７ａ，８ａ，９ａの出力端子はフローテイング状
態になる。又出力バツフア１０ａはRESET信号
７′が“Ｈ”又は、Ｒ／信号８′が“Ｈ”のとき
出力端子がフローテイング状態になる。
NORゲート１２の出力信号１２′はデータライン
の入力バツフア１０ｂに制御信号として入力され
ると共に、インバータ１３を介した後にデータラ
インの出力バツフア１０ａに制御信号として入力
される。尚、CPU切換回路２０に用いられる出
力バツフア６ａ，７ａ，８ａ，９ａ，１０ａは何
れも従来公知の３状態ロジツク回路構成によるも
のである。即ち、RESET信号７′を“Ｈ”（ハイ
レベル）にすることにより、出力バツフア６ａ，
７ａ，８ａ，９ａの出力端子はフローテイング状
態になる。又出力バツフア１０ａはRESET信号
７′が“Ｈ”又は、Ｒ／信号８′が“Ｈ”のとき
出力端子がフローテイング状態になる。
本実施例に於けるCPU１は水晶発振回路を内
蔵しており、そのための水晶発振子接続端子２，
３を有している。これらの端子は水晶発振子２ａ
に接続されている。従つて、外部へクロツク信号
を供給するクロツク信号端子６′は出力端子とな
つている。しかしながら、本発明はクロツク信号
発生回路を内蔵しておらず外部からクロツク信号
が入力されるタイプのCPUにも適用可能なもの
であることに注意すべきである。又、CPU１の
電源端子１４とGND端子１５は供給電源１４ａ
とGNDとに夫々接続されている。CPU２１は
CPU１と同一のピン構成或いは端子構成を有し
ており、適宜のコネクタを介して同一のシステム
に接続される。例えば、鎖線４０で示した部分は
カセツトの様に着脱自在であり、CPU２１を着
装した場合に接続端子４０ａ，４０ｂ，…等を介
してCPU２１の各ピンがシステムの各ラインに
接続されると共に、スイツチ３６が自動的にオン
される。即ち、CPU２１のNMI端子２４、IRQ
端子２５は接続端子４０ａ，４０ｂを介して
CPU１のNMI端子４′、IRQ端子５′と夫々共通
接続されている。又、CPU２１の出力端子であ
るシステムクロツクφ2端子２６、Ｒ／端子２
８、アドレス端子２９、データ入出力端子３０は
接続端子４０ｃ，４０ｄ，４０ｆ，４０ｅを介し
てCPU切換回路の出力側に於けるシステムクロ
ツクφ2信号線６、Ｒ／信号線８、アドレス信
号線９、データ入出力信号線１０に夫々接続され
ている。更に、CPU２１の電源端子３４とGND
端子３５は接続端子４０ｈ，４０ｇを介して夫々
電源ラインとGNDラインに接続される。CPU２
１の水晶発振子接続端子２２，２３はシステムに
接続されることなく、水晶発振子２２ａにのみ接
続される。
蔵しており、そのための水晶発振子接続端子２，
３を有している。これらの端子は水晶発振子２ａ
に接続されている。従つて、外部へクロツク信号
を供給するクロツク信号端子６′は出力端子とな
つている。しかしながら、本発明はクロツク信号
発生回路を内蔵しておらず外部からクロツク信号
が入力されるタイプのCPUにも適用可能なもの
であることに注意すべきである。又、CPU１の
電源端子１４とGND端子１５は供給電源１４ａ
とGNDとに夫々接続されている。CPU２１は
CPU１と同一のピン構成或いは端子構成を有し
ており、適宜のコネクタを介して同一のシステム
に接続される。例えば、鎖線４０で示した部分は
カセツトの様に着脱自在であり、CPU２１を着
装した場合に接続端子４０ａ，４０ｂ，…等を介
してCPU２１の各ピンがシステムの各ラインに
接続されると共に、スイツチ３６が自動的にオン
される。即ち、CPU２１のNMI端子２４、IRQ
端子２５は接続端子４０ａ，４０ｂを介して
CPU１のNMI端子４′、IRQ端子５′と夫々共通
接続されている。又、CPU２１の出力端子であ
るシステムクロツクφ2端子２６、Ｒ／端子２
８、アドレス端子２９、データ入出力端子３０は
接続端子４０ｃ，４０ｄ，４０ｆ，４０ｅを介し
てCPU切換回路の出力側に於けるシステムクロ
ツクφ2信号線６、Ｒ／信号線８、アドレス信
号線９、データ入出力信号線１０に夫々接続され
ている。更に、CPU２１の電源端子３４とGND
端子３５は接続端子４０ｈ，４０ｇを介して夫々
電源ラインとGNDラインに接続される。CPU２
１の水晶発振子接続端子２２，２３はシステムに
接続されることなく、水晶発振子２２ａにのみ接
続される。
スイツチ３６は例えばメカニカルスイツチであ
つて、CPU２１をコネクタを介してCPU１が接
続されているものと同一のシステムに接続させる
ことによつて投入され、コンタクト３６ａとコン
タクト３６ｂとが接続される。スイツチ３６は、
CPU２１をシステムに接続させる事により自動
的に投入される構成とする事が望ましいが、マニ
ユアル動作させる構成とすることも可能である。
又、スイツチ３６は電子的スイツチとする事も可
能である。コンタクト３６ａはGNDに接続され、
コンタクト３６ｂはANDゲート２７ａの１入力
端子に接続されると共に、抵抗３７を介して端子
３７ａに印加される電源電圧にプルアツプされて
いる。ANDゲート２７ａのもう一方の入力端子
には例えば、マニユアルリセツト・パワーオンリ
セツト信号であるシステムリセツト信号２７が入
力される。即ち、システムリセツト信号２７が
“Ｌ”（ローレベル）の時はCPU１の信号
７とCPU２１の信号２７は両方とも
“Ｌ”であつて、CPU１とCPU２１はリセツト状
態となる。一方、CPU２１がコネクタに接続さ
れている時はCPU１の信号７は常に
“Ｌ”であり、CPU１はリセツト状態になる。
つて、CPU２１をコネクタを介してCPU１が接
続されているものと同一のシステムに接続させる
ことによつて投入され、コンタクト３６ａとコン
タクト３６ｂとが接続される。スイツチ３６は、
CPU２１をシステムに接続させる事により自動
的に投入される構成とする事が望ましいが、マニ
ユアル動作させる構成とすることも可能である。
又、スイツチ３６は電子的スイツチとする事も可
能である。コンタクト３６ａはGNDに接続され、
コンタクト３６ｂはANDゲート２７ａの１入力
端子に接続されると共に、抵抗３７を介して端子
３７ａに印加される電源電圧にプルアツプされて
いる。ANDゲート２７ａのもう一方の入力端子
には例えば、マニユアルリセツト・パワーオンリ
セツト信号であるシステムリセツト信号２７が入
力される。即ち、システムリセツト信号２７が
“Ｌ”（ローレベル）の時はCPU１の信号
７とCPU２１の信号２７は両方とも
“Ｌ”であつて、CPU１とCPU２１はリセツト状
態となる。一方、CPU２１がコネクタに接続さ
れている時はCPU１の信号７は常に
“Ｌ”であり、CPU１はリセツト状態になる。
次に、CPU１の出力ピン及び入出力ピンをフ
ローテイングにする動作について説明する。
RESET信号７が“Ｈ”の時（即ちCPU２１がシ
ステムと接続されておらずスイツチ３６がオフの
状態で且つシステムリセツトがかかつていない状
態）、出力バツフア６ａ，８ａ，９ａはイネーブ
ルとなり、又、リードライトＲ／出力信号８′
に応じて、即ちライトモードの時出力バツフア１
０ａがイネーブルとなる。このとき、CPU１は
システム内に於いて通常の動作を行なう。一方、
CPU２１をシステムに接続させスイツチ３６を
オン状態とさせると信号７は常に“Ｌ”
となり、CPU１がリセツトされると同時に出力
バツフア６ａ，８ａ，９ａ，１０ａは全てデイス
エーブルとなる。従つて、CPU２１をシステム
に接続する事によりスイツチ３６をオンさせると
RESET信号７は“Ｌ”となるから、CPU１はシ
ステムから切離された状態になり、CPU２１に
よりシステムを制御する事が可能となる。水晶発
振子接続端子２，３は、水晶に接続されており
RESET信号７を“Ｌ”にしても発振し続ける
が、水晶発振子接続端子２，３を他に接続する様
な使い方をしなければシステムに悪影響を与える
事はない。又、処理スピードの早い（クロツクサ
イクルの周波数が高い）CPUに切換える様な場
合には、新たに接続するCPU２１の水晶発振子
２２ａの周波数により調整可能である。又、
CPUの出力ピン及び入出力ピンのみならず、入
力ピンの選択した１個又はそれ以上のピンに３状
態を取り得る入力バツフアを設け、該入力バツフ
アも切換信号に応答して同時的にフローテイング
状態とさせる事も可能である。この構成は、
CPUの入力ピンがハイインピーダンスでない場
合に特に有用である。尚、本明細書に於いては、
“ピン”という用語を使用しているが、本発明は
必ずしもピンを具備したCPUに限定されること
なく、少くとも演算機能を有する半導体装置とし
てのCPUと該CPUを所望のシステムに接続する
端子等の任意の接続手段を含み得るものである。
ローテイングにする動作について説明する。
RESET信号７が“Ｈ”の時（即ちCPU２１がシ
ステムと接続されておらずスイツチ３６がオフの
状態で且つシステムリセツトがかかつていない状
態）、出力バツフア６ａ，８ａ，９ａはイネーブ
ルとなり、又、リードライトＲ／出力信号８′
に応じて、即ちライトモードの時出力バツフア１
０ａがイネーブルとなる。このとき、CPU１は
システム内に於いて通常の動作を行なう。一方、
CPU２１をシステムに接続させスイツチ３６を
オン状態とさせると信号７は常に“Ｌ”
となり、CPU１がリセツトされると同時に出力
バツフア６ａ，８ａ，９ａ，１０ａは全てデイス
エーブルとなる。従つて、CPU２１をシステム
に接続する事によりスイツチ３６をオンさせると
RESET信号７は“Ｌ”となるから、CPU１はシ
ステムから切離された状態になり、CPU２１に
よりシステムを制御する事が可能となる。水晶発
振子接続端子２，３は、水晶に接続されており
RESET信号７を“Ｌ”にしても発振し続ける
が、水晶発振子接続端子２，３を他に接続する様
な使い方をしなければシステムに悪影響を与える
事はない。又、処理スピードの早い（クロツクサ
イクルの周波数が高い）CPUに切換える様な場
合には、新たに接続するCPU２１の水晶発振子
２２ａの周波数により調整可能である。又、
CPUの出力ピン及び入出力ピンのみならず、入
力ピンの選択した１個又はそれ以上のピンに３状
態を取り得る入力バツフアを設け、該入力バツフ
アも切換信号に応答して同時的にフローテイング
状態とさせる事も可能である。この構成は、
CPUの入力ピンがハイインピーダンスでない場
合に特に有用である。尚、本明細書に於いては、
“ピン”という用語を使用しているが、本発明は
必ずしもピンを具備したCPUに限定されること
なく、少くとも演算機能を有する半導体装置とし
てのCPUと該CPUを所望のシステムに接続する
端子等の任意の接続手段を含み得るものである。
効 果
以上の如く、本発明によりCPUを取去ること
なく簡単にシステムから切離した状態とする事が
可能になる。その結果、電子機器本体に組込まれ
ているCPUを差換えることなく、外部コネクタ
等を利用して新たなCPUを追加する事によりバ
ージヨンアツプや演算機能の変更を行なう事が極
めて簡単にできるようになる。又、CPU内に切
換回路２０を内蔵（例えばCPUと同一基板上に
製造）すれば、信号の制御のみでCPUの
切換えが可能となるため回路設計が簡単になり、
実装面積が小型化し、製品コストが低減される。
なく簡単にシステムから切離した状態とする事が
可能になる。その結果、電子機器本体に組込まれ
ているCPUを差換えることなく、外部コネクタ
等を利用して新たなCPUを追加する事によりバ
ージヨンアツプや演算機能の変更を行なう事が極
めて簡単にできるようになる。又、CPU内に切
換回路２０を内蔵（例えばCPUと同一基板上に
製造）すれば、信号の制御のみでCPUの
切換えが可能となるため回路設計が簡単になり、
実装面積が小型化し、製品コストが低減される。
図面は本発明のCPU切換回路２０を使用した
マイクロコンピユータシステムのCPU周辺を示
す回路図である。 符号の説明、１……CPU、２ａ……水晶発振
子、６……システムクロツクφ2信号、７……
RESET信号、８……Ｒ／信号、９……アドレ
ス信号、１０……データ入出力信号、１４……電
源端子、１５……GND端子、２０……CPU切換
回路、２１……CPU、２２ａ……水晶発振子、
２７……システムリセツト信号、３４……電源端
子、３５……GND端子、３６……スイツチ。
マイクロコンピユータシステムのCPU周辺を示
す回路図である。 符号の説明、１……CPU、２ａ……水晶発振
子、６……システムクロツクφ2信号、７……
RESET信号、８……Ｒ／信号、９……アドレ
ス信号、１０……データ入出力信号、１４……電
源端子、１５……GND端子、２０……CPU切換
回路、２１……CPU、２２ａ……水晶発振子、
２７……システムリセツト信号、３４……電源端
子、３５……GND端子、３６……スイツチ。
Claims (1)
- 【特許請求の範囲】 １ 基準電圧に接続されたCPUと所望のシステ
ムとを接続／遮断状態に切替えるCPU切換回路
において、前記CPUの出力端子に接続されたフ
ローテイング状態を取ることの可能な出力バツフ
アと、前記CPUの入出力端子に接続されフロー
テイング状態を取ることの可能な入出力バツフア
と、前記CPUへ入力されるリセツト信号からな
る切換信号が入力されることにより前記出力バツ
フアと前記入力バツフアの状態を制御する制御回
路とを有しており、前記切換信号が入力されると
前記制御回路が前記各バツフアをフローテイング
状態とさせ別のCPUを前記システムへ接続させ
ることを可能とさせることを特徴とするCPU切
換回路。 ２ 特許請求の範囲第１項において、前記CPU
切換回路が前記CPUと同一パツケージに内蔵さ
れていることを特徴とするCPU切換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091428A JPS59218526A (ja) | 1983-05-26 | 1983-05-26 | Ｃｐｕ切換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58091428A JPS59218526A (ja) | 1983-05-26 | 1983-05-26 | Ｃｐｕ切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59218526A JPS59218526A (ja) | 1984-12-08 |
| JPH0522248B2 true JPH0522248B2 (ja) | 1993-03-29 |
Family
ID=14026099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58091428A Granted JPS59218526A (ja) | 1983-05-26 | 1983-05-26 | Ｃｐｕ切換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59218526A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6214271A (ja) * | 1985-07-11 | 1987-01-22 | Aruyume Kk | デ−タ収集装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54145448A (en) * | 1978-05-06 | 1979-11-13 | Toshiba Corp | Input-output control ststem |
-
1983
- 1983-05-26 JP JP58091428A patent/JPS59218526A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59218526A (ja) | 1984-12-08 |
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