JPH0522266A - 同期変換装置 - Google Patents
同期変換装置Info
- Publication number
- JPH0522266A JPH0522266A JP3172443A JP17244391A JPH0522266A JP H0522266 A JPH0522266 A JP H0522266A JP 3172443 A JP3172443 A JP 3172443A JP 17244391 A JP17244391 A JP 17244391A JP H0522266 A JPH0522266 A JP H0522266A
- Authority
- JP
- Japan
- Prior art keywords
- data
- fifo memory
- circuit
- fifo
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 バースト状に送信されてくるデータフレーム
を一定のクロックに同期して再送出する同期変換回路に
おいて、連続して送信可能なフレームの間隔を小さくす
ること。 【構成】 複数のＦＩＦＯメモリ回路１３，１５を設
け、ヘッダ検出回路１２でフレームヘッダを検出する毎
に、受信データを書き込むＦＩＦＯメモリ回路１３，１
５を相互に切り替え、再送出データの読み出しをＦＩＦ
Ｏメモリ回路１３，１５に一定以上データが蓄積された
ことを検出する回路１４，１６により切り替える。これ
によって、連続してフレームが送信されてくる場合で
も、フレームヘッダ検出後、そのフレームのデータをＦ
ＩＦＯメモリに書き込んで一定以上データが蓄積される
までの間は、もう一方のＦＩＦＯメモリから前のフレー
ムのデータを送出することが可能となるためフレーム間
隔が小さくなる。
を一定のクロックに同期して再送出する同期変換回路に
おいて、連続して送信可能なフレームの間隔を小さくす
ること。 【構成】 複数のＦＩＦＯメモリ回路１３，１５を設
け、ヘッダ検出回路１２でフレームヘッダを検出する毎
に、受信データを書き込むＦＩＦＯメモリ回路１３，１
５を相互に切り替え、再送出データの読み出しをＦＩＦ
Ｏメモリ回路１３，１５に一定以上データが蓄積された
ことを検出する回路１４，１６により切り替える。これ
によって、連続してフレームが送信されてくる場合で
も、フレームヘッダ検出後、そのフレームのデータをＦ
ＩＦＯメモリに書き込んで一定以上データが蓄積される
までの間は、もう一方のＦＩＦＯメモリから前のフレー
ムのデータを送出することが可能となるためフレーム間
隔が小さくなる。
Description
【０００１】
【産業上の利用分野】本発明は、複数の端末装置からバ
ースト状に送出されてくるディジタルデータフレームを
取り込み、内部または外部から供給される一定の同期ク
ロックに同期して再送出する同期変換装置に関する。
ースト状に送出されてくるディジタルデータフレームを
取り込み、内部または外部から供給される一定の同期ク
ロックに同期して再送出する同期変換装置に関する。
【０００２】
【従来の技術】従来、この種の同期変換装置は、主に無
線回線を通じて接続される複数の端末装置と基地局送受
信装置、および基地局送受信装置と有線回線を通じて接
続されるセンター局との間で高速のデータ通信を行なう
システムに使用され、無線回線から受信するデータを有
線回線のクロックに同期変換して再送出する機能を有す
る。
線回線を通じて接続される複数の端末装置と基地局送受
信装置、および基地局送受信装置と有線回線を通じて接
続されるセンター局との間で高速のデータ通信を行なう
システムに使用され、無線回線から受信するデータを有
線回線のクロックに同期変換して再送出する機能を有す
る。
【０００３】図３は従来の同期変換装置の構成を示して
いる。図３において、３１は受信データからのそのデー
タのクロックを抽出再生するクロック再生回路、３２は
受信データの始まりを検出するヘッダ検出回路、３３は
クロックの時間差を吸収するＦＩＦＯメモリ回路、３４
はＦＩＦＯメモリに半分以上データが蓄積されたことを
検出するハーフフル検出回路、３５はデータを再送出す
るデータ送信回路である。
いる。図３において、３１は受信データからのそのデー
タのクロックを抽出再生するクロック再生回路、３２は
受信データの始まりを検出するヘッダ検出回路、３３は
クロックの時間差を吸収するＦＩＦＯメモリ回路、３４
はＦＩＦＯメモリに半分以上データが蓄積されたことを
検出するハーフフル検出回路、３５はデータを再送出す
るデータ送信回路である。
【０００４】次に上記従来例の動作について説明する。
図３において、受信したデータは、クロック再生回路３
１に入力され、データのクロックを抽出再生し、出力さ
れたデータは、ヘッダ検出回路３２に入力される。ヘッ
ダ検出回路３２によりヘッダが検出されると、その出力
によりＦＩＦＯメモリ回路３３をリセット（蓄積データ
の消去）するとともに、受信データのＦＩＦＯメモリ回
路３３への書き込みを開始する。ハーフフル検出回路３
４によりＦＩＦＯメモリ回路３３に半分以上データが蓄
積されたことが検出されると（送出準備完了）、送出デ
ータ回路３５が、ＦＩＦＯメモリ回路３３から蓄積デー
タの読み出しを再送出クロックをもとに開始し、データ
を再送出する。
図３において、受信したデータは、クロック再生回路３
１に入力され、データのクロックを抽出再生し、出力さ
れたデータは、ヘッダ検出回路３２に入力される。ヘッ
ダ検出回路３２によりヘッダが検出されると、その出力
によりＦＩＦＯメモリ回路３３をリセット（蓄積データ
の消去）するとともに、受信データのＦＩＦＯメモリ回
路３３への書き込みを開始する。ハーフフル検出回路３
４によりＦＩＦＯメモリ回路３３に半分以上データが蓄
積されたことが検出されると（送出準備完了）、送出デ
ータ回路３５が、ＦＩＦＯメモリ回路３３から蓄積デー
タの読み出しを再送出クロックをもとに開始し、データ
を再送出する。
【０００５】このような同期変換装置では、受信データ
の再生クロック（周期Ｔ1 ）と再送出クロック（周期Ｔ
2 ）の差（ΔＴ＝Ｔ2−Ｔ1 ）が正しい場合または負の
場合のいづれの場合でも、ＦＩＦＯメモリ回路３３がそ
の差を吸収するので、再送出するデータにビット抜けや
ビット重複が起こることなく、同期変換を行なうことが
できる。
の再生クロック（周期Ｔ1 ）と再送出クロック（周期Ｔ
2 ）の差（ΔＴ＝Ｔ2−Ｔ1 ）が正しい場合または負の
場合のいづれの場合でも、ＦＩＦＯメモリ回路３３がそ
の差を吸収するので、再送出するデータにビット抜けや
ビット重複が起こることなく、同期変換を行なうことが
できる。
【０００６】この場合、ＦＩＦＯメモリの長さ（ビット
長：Ｌ）は、最大許容クロック差Ｔｍ（｜ΔＴ｜≦Ｔ
ｍ）と受信データフレームの最大長（ビット長：Ｘ）に
より決定され、Ｌ／２≧ＴｍＸ／（Ｔ1 ＋Ｔｍ）であれ
は、ＦＩＦＯメモリがフルあるいはエンプティ状態にな
らず、受信データフレームを破壊することなく再送出す
ることができる。
長：Ｌ）は、最大許容クロック差Ｔｍ（｜ΔＴ｜≦Ｔ
ｍ）と受信データフレームの最大長（ビット長：Ｘ）に
より決定され、Ｌ／２≧ＴｍＸ／（Ｔ1 ＋Ｔｍ）であれ
は、ＦＩＦＯメモリがフルあるいはエンプティ状態にな
らず、受信データフレームを破壊することなく再送出す
ることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の同期変換装置では、複数のフレームを連続して受信
する場合、ＦＩＦＯメモリ回路３３に蓄積されたデータ
がすべて送出される以前に次のフレームのヘッダが検出
されることがあり、残されたデータが破壊されることが
あった。このため、端末装置が連続してデータフレーム
を送信する場合には、前のフレームのデータがＦＩＦＯ
メモリ回路３３からすべて再送出される時間だけ待った
後に、次のデータフレームを送信しなければならず、フ
レーム間隔が長くなるという問題があった。
来の同期変換装置では、複数のフレームを連続して受信
する場合、ＦＩＦＯメモリ回路３３に蓄積されたデータ
がすべて送出される以前に次のフレームのヘッダが検出
されることがあり、残されたデータが破壊されることが
あった。このため、端末装置が連続してデータフレーム
を送信する場合には、前のフレームのデータがＦＩＦＯ
メモリ回路３３からすべて再送出される時間だけ待った
後に、次のデータフレームを送信しなければならず、フ
レーム間隔が長くなるという問題があった。
【０００８】例えば図２に示すように、端末装置が送信
可能な連続データフレームの最大値を考慮すると、前フ
レームのデータビット長がＸで、クロック差がΔＴ＝Ｔ
ｍ、ＦＩＦＯメモリの長さがＬ＝ＴｍＸ／（Ｔ1 ＋Ｔ
ｍ）であった場合に、次フレームを送信するまでの間隔
Ｄは、Ｄ≧Ｌである必要があった。
可能な連続データフレームの最大値を考慮すると、前フ
レームのデータビット長がＸで、クロック差がΔＴ＝Ｔ
ｍ、ＦＩＦＯメモリの長さがＬ＝ＴｍＸ／（Ｔ1 ＋Ｔ
ｍ）であった場合に、次フレームを送信するまでの間隔
Ｄは、Ｄ≧Ｌである必要があった。
【０００９】本発明は、このような従来の問題を解決す
るものであり、簡易な構成により、送信フレーム間隔を
最小限で済むようにすることができる優れた同期変換装
置を提供することを目的とするものである。
るものであり、簡易な構成により、送信フレーム間隔を
最小限で済むようにすることができる優れた同期変換装
置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＦＩＦＯメモリ回路を複数設け、受信デ
ータの書き込みを行なうＦＩＦＯメモリと、送出データ
の読み出しを行なうＦＩＦＯメモリを独立に切り替えら
れるように構成したものである。
成するために、ＦＩＦＯメモリ回路を複数設け、受信デ
ータの書き込みを行なうＦＩＦＯメモリと、送出データ
の読み出しを行なうＦＩＦＯメモリを独立に切り替えら
れるように構成したものである。
【００１１】
【作用】したがって、本発明によれば、受信したデータ
フレームを、１つのＦＩＦＯメモリ回路を使用して同期
変換を行なっている間に、次のフレームのフレームヘッ
ダを検出した場合でも、他のＦＩＦＯメモリ回路に切り
替えてデータの書き込みを行なうことができるので、前
フレームのデータの破壊を防止することができるという
効果を有する。
フレームを、１つのＦＩＦＯメモリ回路を使用して同期
変換を行なっている間に、次のフレームのフレームヘッ
ダを検出した場合でも、他のＦＩＦＯメモリ回路に切り
替えてデータの書き込みを行なうことができるので、前
フレームのデータの破壊を防止することができるという
効果を有する。
【００１２】さらに本発明によれば、送出データを読み
出すＦＩＦＯメモリ回路の切り替えを、新たに書き込み
を開始したＦＩＦＯメモリ回路に一定以上データが蓄積
されたことを検出することにより行なうので、次フレー
ムの送出準備ができるまで、前フレームデータを送出す
ることができ、端末装置が連続してデータフレーム送信
する場合のフレーム間隔を小さくすることができるとい
う効果を有する。
出すＦＩＦＯメモリ回路の切り替えを、新たに書き込み
を開始したＦＩＦＯメモリ回路に一定以上データが蓄積
されたことを検出することにより行なうので、次フレー
ムの送出準備ができるまで、前フレームデータを送出す
ることができ、端末装置が連続してデータフレーム送信
する場合のフレーム間隔を小さくすることができるとい
う効果を有する。
【００１３】
【実施例】図１は本発明の一実施例の構成を示すもので
ある。図１において、１１は受信データからそのデータ
のクロックを抽出再生するクロック再生回路、１２は受
信データの始まりを検出するヘッダ検出回路、１３，１
５はクロックの時間差を吸収するＦＩＦＯメモリ回路、
１４，１６はＦＩＦＯメモリ回路１３，１５に半分以上
データが蓄積されたことを検出するハーフフル検出回
路、１７はデータの書き込みを２つのＦＩＦＯメモリ回
路１３，１５のいづれか一方に切り替える書き込みＦＩ
ＦＯ切り替え回路、１８は送出データの読み出しを２つ
のＦＩＦＯメモリ回路１３，１５のいづれか一方に切り
替える読み出しＦＩＦＯ切り替え回路、１９はデータを
再送出するデータ送信回路である。
ある。図１において、１１は受信データからそのデータ
のクロックを抽出再生するクロック再生回路、１２は受
信データの始まりを検出するヘッダ検出回路、１３，１
５はクロックの時間差を吸収するＦＩＦＯメモリ回路、
１４，１６はＦＩＦＯメモリ回路１３，１５に半分以上
データが蓄積されたことを検出するハーフフル検出回
路、１７はデータの書き込みを２つのＦＩＦＯメモリ回
路１３，１５のいづれか一方に切り替える書き込みＦＩ
ＦＯ切り替え回路、１８は送出データの読み出しを２つ
のＦＩＦＯメモリ回路１３，１５のいづれか一方に切り
替える読み出しＦＩＦＯ切り替え回路、１９はデータを
再送出するデータ送信回路である。
【００１４】次に上記実施例の動作について説明する。
図１において、受信したデータは、クロック再生回路１
１に入力され、データのクロックを抽出再生し、出力さ
れたデータは、ヘッダ検出回路１２に入力される。ヘッ
ダ検出回路１２によりヘッダが検出されると、書き込み
ＦＩＦＯ切り替え回路１７を通じて、ＦＩＦＯメモリ回
路１３がリセットされるとともに、受信データのＦＩＦ
Ｏメモリ回路１３への書き込みが開始される。ＦＩＦＯ
メモリ回路１３へ受信データが半分以上蓄積されると、
これをハーフフル検出回路１４が検出して、読み出しＦ
ＩＦＯ切り替え回路１８を通じて、データ送出回路１９
が、再送出クロックをもとに、ＦＩＦＯメモリ回路１３
からデータを読み出して再送出する。
図１において、受信したデータは、クロック再生回路１
１に入力され、データのクロックを抽出再生し、出力さ
れたデータは、ヘッダ検出回路１２に入力される。ヘッ
ダ検出回路１２によりヘッダが検出されると、書き込み
ＦＩＦＯ切り替え回路１７を通じて、ＦＩＦＯメモリ回
路１３がリセットされるとともに、受信データのＦＩＦ
Ｏメモリ回路１３への書き込みが開始される。ＦＩＦＯ
メモリ回路１３へ受信データが半分以上蓄積されると、
これをハーフフル検出回路１４が検出して、読み出しＦ
ＩＦＯ切り替え回路１８を通じて、データ送出回路１９
が、再送出クロックをもとに、ＦＩＦＯメモリ回路１３
からデータを読み出して再送出する。
【００１５】この間、次のフレームのデータが受信さ
れ、クロック再生回路１１でクロックが再生され、ヘッ
ダ検出回路１２により受信データのヘッダが検出される
と、書き込みＦＩＦＯ切り替え回路１７は、ＦＩＦＯメ
モリ回路１５をリセットするとともに、受信データの書
き込みをＦＩＦＯメモリ回路１３からＦＩＦＯメモリ回
路１５に切り替える。そして、ハーフフル検出回路１６
によりＦＩＦＯメモリ回路１５に半分以上データが蓄積
されたことが検出されると、読み出しＦＩＦＯ切り替え
回路１８が、データの読み出しをＦＩＦＯメモリ回路１
３からＦＩＦＯメモリ回路１５へ切り替え、データ送出
回路１９がＦＩＦＯメモリ回路１５からデータを読み出
して再送出する。このときは、ＦＩＦＯメモリ回路１３
のデータはすべて読み出されており、さらにその次のデ
ータが蓄積され始めている。
れ、クロック再生回路１１でクロックが再生され、ヘッ
ダ検出回路１２により受信データのヘッダが検出される
と、書き込みＦＩＦＯ切り替え回路１７は、ＦＩＦＯメ
モリ回路１５をリセットするとともに、受信データの書
き込みをＦＩＦＯメモリ回路１３からＦＩＦＯメモリ回
路１５に切り替える。そして、ハーフフル検出回路１６
によりＦＩＦＯメモリ回路１５に半分以上データが蓄積
されたことが検出されると、読み出しＦＩＦＯ切り替え
回路１８が、データの読み出しをＦＩＦＯメモリ回路１
３からＦＩＦＯメモリ回路１５へ切り替え、データ送出
回路１９がＦＩＦＯメモリ回路１５からデータを読み出
して再送出する。このときは、ＦＩＦＯメモリ回路１３
のデータはすべて読み出されており、さらにその次のデ
ータが蓄積され始めている。
【００１６】このように、上記実施例によれば、受信し
たデータフレームを、１つのＦＩＦＯメモリ回路を使用
して同期変換を行なっている時に、次のフレームのフレ
ームヘッダを検出した場合でも、もう一方のＦＩＦＯメ
モリ回路に切り替えてデータの書き込みを行なうことに
より、前のフレームのデータが破壊されるのを防止する
ことができる。また、送出データを読み出すＦＩＦＯ回
路の切り替えを、新たに書き込みを開始したＦＩＦＯメ
モリ回路のハーフフル検出により行なうことにより、次
フレームの送出準備ができるまで、前フレームデータを
送出することができる。
たデータフレームを、１つのＦＩＦＯメモリ回路を使用
して同期変換を行なっている時に、次のフレームのフレ
ームヘッダを検出した場合でも、もう一方のＦＩＦＯメ
モリ回路に切り替えてデータの書き込みを行なうことに
より、前のフレームのデータが破壊されるのを防止する
ことができる。また、送出データを読み出すＦＩＦＯ回
路の切り替えを、新たに書き込みを開始したＦＩＦＯメ
モリ回路のハーフフル検出により行なうことにより、次
フレームの送出準備ができるまで、前フレームデータを
送出することができる。
【００１７】この場合、端末装置が連続してデータフレ
ームを送信するときのフレーム間隔の規定値は、最大値
を考慮し、前フレームのデータビット長がＸ、クロック
差がΔＴ＝Ｔｍ、ＦＩＦＯメモリの長さがＬ＝ＴｍＸ／
（Ｔ1 ＋Ｔｍ）であった場合でも、次フレームを送信す
るまでの間隔Ｄは、Ｄ≧Ｌ／２であれば十分であり、図
３で示した従来例に比べ、半分の値まで小さくすること
ができる。
ームを送信するときのフレーム間隔の規定値は、最大値
を考慮し、前フレームのデータビット長がＸ、クロック
差がΔＴ＝Ｔｍ、ＦＩＦＯメモリの長さがＬ＝ＴｍＸ／
（Ｔ1 ＋Ｔｍ）であった場合でも、次フレームを送信す
るまでの間隔Ｄは、Ｄ≧Ｌ／２であれば十分であり、図
３で示した従来例に比べ、半分の値まで小さくすること
ができる。
【００１８】なお、上記実施例では、ハーフフル検出回
路１４，１６がそれぞれのＦＩＦＯメモリ回路１３，１
５のハーフフル信号を検出しているが、ヘッダ検出回路
１２に、それぞれのＦＩＦＯメモリ回路に書き込んだビ
ット数を計数するカウンタ回路を設けて、ＦＩＦＯメモ
リ回路１３，１５に一定以上データが蓄積されたことを
検出するようにしてもよい。この場合は、ＦＩＦＯメモ
リ回路に特殊なハーフフル検出機能が不要となり、蓄積
データの検出は、カウンタ回路１つで済むという効果が
ある。
路１４，１６がそれぞれのＦＩＦＯメモリ回路１３，１
５のハーフフル信号を検出しているが、ヘッダ検出回路
１２に、それぞれのＦＩＦＯメモリ回路に書き込んだビ
ット数を計数するカウンタ回路を設けて、ＦＩＦＯメモ
リ回路１３，１５に一定以上データが蓄積されたことを
検出するようにしてもよい。この場合は、ＦＩＦＯメモ
リ回路に特殊なハーフフル検出機能が不要となり、蓄積
データの検出は、カウンタ回路１つで済むという効果が
ある。
【００１９】
【発明の効果】本発明は、上記実施例から明らかなよう
に、ＦＩＦＯメモリ回路を複数設け、データフレームの
ヘッダを検出するたびに書き込みＦＩＦＯメモリ回路を
切り替え、書き込んだＦＩＦＯメモリ回路に一定以上デ
ータが蓄積されたことを検出することにより、読み出し
ＦＩＦＯメモリを切り替えるようにしたので、送信され
てくるデータフレームが次のデータフレームのヘッダ検
出によって破壊されることを防止することができ、連続
して送信されるデータフレームの間隔を小さくすること
ができるという効果を有する。
に、ＦＩＦＯメモリ回路を複数設け、データフレームの
ヘッダを検出するたびに書き込みＦＩＦＯメモリ回路を
切り替え、書き込んだＦＩＦＯメモリ回路に一定以上デ
ータが蓄積されたことを検出することにより、読み出し
ＦＩＦＯメモリを切り替えるようにしたので、送信され
てくるデータフレームが次のデータフレームのヘッダ検
出によって破壊されることを防止することができ、連続
して送信されるデータフレームの間隔を小さくすること
ができるという効果を有する。
【図１】本発明の一実施例における同期変換装置の概略
ブロック図
ブロック図
【図２】同期変換装置一般における端末装置が送信可能
な連続データフレームの構成図
な連続データフレームの構成図
【図３】従来の同期変換装置の概略ブロック図
１１ クロック再生回路
１２ ヘッダ検出回路
１３ ＦＩＦＯメモリ回路
１４ ハーフフル検出回路
１５ ＦＩＦＯメモリ回路
１６ ハーフフル検出回路
１７ 書き込みＦＩＦＯ切り替え回路
１８ 読み出しＦＩＦＯ切り替え回路
１９ データ送信回路
Claims (3)
- 【請求項１】 端末装置毎に独立した同期クロックで送
出された受信データからそのクロックを抽出再生するク
ロック再生回路と、受信データフレームの始まりを検出
するヘッダ検出回路と、受信データの再生クロックと再
送出のための供給クロックの時間差を吸収するための複
数のＦＩＦＯメモリ回路と、それぞれのＦＩＦＯメモリ
回路に一定以上データが蓄積されたことを検出する検出
手段と、前記複数のＦＩＦＯメモリ回路から受信データ
の書き込みを行なうＦＩＦＯメモリ回路を選択する書き
込みＦＩＦＯ切り替え回路と、前記複数のＦＩＦＯメモ
リ回路から再送出データの読み出しを行なうＦＩＦＯメ
モリ回路を選択する読み出しＦＩＦＯ切り替え回路とを
備えた同期変換装置。 - 【請求項２】 ＦＩＦＯメモリ回路に一定以上データが
蓄積されたことを検出する手段が、ハーフフル検出回路
である請求項１記載の同期変換装置。 - 【請求項３】 ＦＩＦＯメモリ回路に一定以上データが
蓄積されたことを検出する手段が、ヘッダ検出回路に備
えられている請求項１記載の同期変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172443A JPH0522266A (ja) | 1991-07-12 | 1991-07-12 | 同期変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3172443A JPH0522266A (ja) | 1991-07-12 | 1991-07-12 | 同期変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522266A true JPH0522266A (ja) | 1993-01-29 |
Family
ID=15942082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3172443A Pending JPH0522266A (ja) | 1991-07-12 | 1991-07-12 | 同期変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522266A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002356179A (ja) * | 2001-05-31 | 2002-12-10 | Nissan Motor Co Ltd | 自動車の車体前部構造 |
| KR100373489B1 (ko) * | 2001-06-20 | 2003-02-25 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 제조 방법 |
-
1991
- 1991-07-12 JP JP3172443A patent/JPH0522266A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002356179A (ja) * | 2001-05-31 | 2002-12-10 | Nissan Motor Co Ltd | 自動車の車体前部構造 |
| KR100373489B1 (ko) * | 2001-06-20 | 2003-02-25 | 주식회사 쎄라텍 | 표면 실장형 칩 인덕터 및 제조 방법 |
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