JPH05227451A - 位相ロックループ回路 - Google Patents
位相ロックループ回路Info
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- JPH05227451A JPH05227451A JP4186025A JP18602592A JPH05227451A JP H05227451 A JPH05227451 A JP H05227451A JP 4186025 A JP4186025 A JP 4186025A JP 18602592 A JP18602592 A JP 18602592A JP H05227451 A JPH05227451 A JP H05227451A
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- Japan
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- locked loop
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- 230000007704 transition Effects 0.000 claims description 8
- 230000003252 repetitive effect Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 abstract 3
- 230000010354 integration Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 235000011449 Rosa Nutrition 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000004043 responsiveness Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
Landscapes
- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【構成】 ゲート発生器１８は、電圧制御発振器１２か
らのクロックに基づきゲート信号を発生する。エッジ積
分位相検出器１６はゲート信号により制御される期間、
入力ビデオ信号の同期パルスのエッジを積分する。積分
回路の出力信号は、同期パルスのタイミング基準レベル
を表す基準信号と共に誤差増幅器２０に供給され、電圧
制御発振器の周波数及び同期パルスのエッジに対するゲ
ート信号の位置を制御するための誤差信号を生成する。 【効果】 位相ロックループ回路のビデオ波形の変量の
対して即座に応答する性能を維持しつつ、ビデオ波形上
のノイズの影響によるジッタを減少できる。
らのクロックに基づきゲート信号を発生する。エッジ積
分位相検出器１６はゲート信号により制御される期間、
入力ビデオ信号の同期パルスのエッジを積分する。積分
回路の出力信号は、同期パルスのタイミング基準レベル
を表す基準信号と共に誤差増幅器２０に供給され、電圧
制御発振器の周波数及び同期パルスのエッジに対するゲ
ート信号の位置を制御するための誤差信号を生成する。 【効果】 位相ロックループ回路のビデオ波形の変量の
対して即座に応答する性能を維持しつつ、ビデオ波形上
のノイズの影響によるジッタを減少できる。
Description
【０００１】
【産業上の利用分野】本発明は、位相ロックループ回
路、特に、入力信号中のタイミング変化に応答するため
にシステムの比較的に広い帯域幅を維持しつつ、入力信
号から取り出されるタイミング・システムのノイズによ
るジッタを最小にする位相ロックループ回路に関する。
路、特に、入力信号中のタイミング変化に応答するため
にシステムの比較的に広い帯域幅を維持しつつ、入力信
号から取り出されるタイミング・システムのノイズによ
るジッタを最小にする位相ロックループ回路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ラスタ
走査ビデオ・システムでは、ビデオ波形は、システムの
タイミングを生成するために使用する「同期信号」と呼
ぶ繰り返し基準成分を含んでいる。このタイミングを生
成するためには、局部発振器を同期信号成分に固定（ロ
ック）し、システム内の全ての処理がビデオ波形と既知
のタイミング関係で行われるようにする。通常、位相ロ
ックループ回路は、基準クロックの位相を同期信号成分
から得られる同期信号と比較して、２つの信号間の位相
が所定の値になるまで、基準クロックの周波数を調整す
る。通常、ビデオ信号は、同期分離回路に供給される。
同期分離回路は同期信号を取り出し、各パルスの前方エ
ッジがビデオ波形上のタイミング基準点に対応するパル
ス列を生成する。同期分離回路は、ビデオ波形を固定レ
ベルと比較し、ビデオ波形レベルが所定の方向で固定レ
ベルと交差するときに、取り出される同期信号のパルス
の前方エッジが生じる。ビデオ波形に含まれるノイズ
は、この交差点を不規則に変化させ、取り出された同期
信号にジッタが生じる。
走査ビデオ・システムでは、ビデオ波形は、システムの
タイミングを生成するために使用する「同期信号」と呼
ぶ繰り返し基準成分を含んでいる。このタイミングを生
成するためには、局部発振器を同期信号成分に固定（ロ
ック）し、システム内の全ての処理がビデオ波形と既知
のタイミング関係で行われるようにする。通常、位相ロ
ックループ回路は、基準クロックの位相を同期信号成分
から得られる同期信号と比較して、２つの信号間の位相
が所定の値になるまで、基準クロックの周波数を調整す
る。通常、ビデオ信号は、同期分離回路に供給される。
同期分離回路は同期信号を取り出し、各パルスの前方エ
ッジがビデオ波形上のタイミング基準点に対応するパル
ス列を生成する。同期分離回路は、ビデオ波形を固定レ
ベルと比較し、ビデオ波形レベルが所定の方向で固定レ
ベルと交差するときに、取り出される同期信号のパルス
の前方エッジが生じる。ビデオ波形に含まれるノイズ
は、この交差点を不規則に変化させ、取り出された同期
信号にジッタが生じる。
【０００３】取り出された同期信号は、ビデオ・システ
ム・クロック発生器が発生するクロック信号と共に位相
検出器に入力される。適当なクロック信号エッジ及び対
応する同期信号エッジ間の位相差は、誤差電圧に変換さ
れてシステム・クロック発生器に供給され、位相差が所
定値になるまでクロック周波数が調節される。ビデオ波
形に、取り出した同期信号にジッタを生じさせるノイズ
が存在すると、上述の様に、取り出した同期信号のパル
スの時間間隔が変化し、システム・クロック発生器が絶
えず調節され、位相ロックループ回路出力が入力信号に
対してジッタを有する。
ム・クロック発生器が発生するクロック信号と共に位相
検出器に入力される。適当なクロック信号エッジ及び対
応する同期信号エッジ間の位相差は、誤差電圧に変換さ
れてシステム・クロック発生器に供給され、位相差が所
定値になるまでクロック周波数が調節される。ビデオ波
形に、取り出した同期信号にジッタを生じさせるノイズ
が存在すると、上述の様に、取り出した同期信号のパル
スの時間間隔が変化し、システム・クロック発生器が絶
えず調節され、位相ロックループ回路出力が入力信号に
対してジッタを有する。
【０００４】ノイズによるこのジッタ効果を減少させる
ために、帯域が極めて低いループフィルタを位相ロック
ループ回路に挿入して、パルスの時間間隔の平均的変量
のみが位相ロックループ回路のタイミングに影響するよ
うにしている。しかし、低い帯域のループ・フィルタ
は、ジッタを効果的に減少させるが、基準同期信号の変
量に対する応答性を低減する。
ために、帯域が極めて低いループフィルタを位相ロック
ループ回路に挿入して、パルスの時間間隔の平均的変量
のみが位相ロックループ回路のタイミングに影響するよ
うにしている。しかし、低い帯域のループ・フィルタ
は、ジッタを効果的に減少させるが、基準同期信号の変
量に対する応答性を低減する。
【０００５】したがって、本発明の目的は、ビデオ波形
の変量の対して即座に応答する性能を維持しつつ、ビデ
オ波形上のノイズによるジッタを減少させる位相ロック
ループ回路の提供にある。
の変量の対して即座に応答する性能を維持しつつ、ビデ
オ波形上のノイズによるジッタを減少させる位相ロック
ループ回路の提供にある。
【０００６】
【課題を解決するための手段及び作用】本発明の位相ロ
ックループ回路は、ビデオ波形に含まれる同期パルスの
エッジを積分して、入力ビデオ波形のノイズによるジッ
タを減少させるエッジ積分位相検出器を有する。入力ビ
デオ信号は、緩衝増幅器を通過し、同期パルスのエッジ
即ちレベル遷移を積分回路に送るゲート制御されるサン
プリング回路に送られる。ゲート制御されるサンプリン
グ回路用のゲート信号は、システム・クロックから得ら
れる。積分回路の出力信号は、同期パルスのタイミング
基準レベルを表す基準信号と共に誤差増幅器に供給さ
れ、システム・クロックの周波数及び同期パルスのエッ
ジに対するゲート信号の位置を制御するために帰還され
る誤差信号を生成する。
ックループ回路は、ビデオ波形に含まれる同期パルスの
エッジを積分して、入力ビデオ波形のノイズによるジッ
タを減少させるエッジ積分位相検出器を有する。入力ビ
デオ信号は、緩衝増幅器を通過し、同期パルスのエッジ
即ちレベル遷移を積分回路に送るゲート制御されるサン
プリング回路に送られる。ゲート制御されるサンプリン
グ回路用のゲート信号は、システム・クロックから得ら
れる。積分回路の出力信号は、同期パルスのタイミング
基準レベルを表す基準信号と共に誤差増幅器に供給さ
れ、システム・クロックの周波数及び同期パルスのエッ
ジに対するゲート信号の位置を制御するために帰還され
る誤差信号を生成する。
【０００７】
【実施例】図１は、本発明の位相ロックループ回路を示
すブロック図である。位相ロックループ回路１０は、シ
ステム・クロック信号ＣＬＯＣＫを発生する電圧制御発
振器（以下ＶＣＯという）１２を含む。例えば、同期信
号成分を含むビデオ信号である繰り返し成分を有する入
力信号Ａは、緩衝増幅器１４へ供給され、緩衝増幅器１
４の出力信号は、エッジ積分位相検出器１６に供給され
る。ゲート・ストローブ信号Ｂも、エッジ積分位相検出
器１６に入力される。ゲート・ストローブ信号Ｂは、ク
ロック信号が供給されるゲート発生器１８により生成さ
れる。入力信号は、ゲート・ストローブ信号Ｂの期間、
エッジ積分位相検出器１６により積分される。エッジ積
分位相検出器１６からの積分結果は実質的に直流信号で
あり、ループ・フィルタを含む誤差増幅器２０へ供給さ
れる。この直流信号は、誤差増幅器２０で、入力信号の
タイミング基準点の適切な電圧レベルに相当する基準電
圧ＲＥＦと比較される。ＨＤＴＶ（ハイ・デフィニショ
ン・テレビジョン）ビデオ信号では、同期点の電圧レベ
ルは接地電位であり、ＮＴＳＣビデオ信号では、同期点
の電圧レベルは−２０ＩＲＥである。誤差増幅器２０の
出力信号は、ＶＣＯ１２に供給されて、その発生周波数
を調節する。同期信号エッジを積分することで、ノイズ
によるジッタを殆ど除去し、誤差増幅器２０のループ・
フィルタは、従来のループ・フィルタより約５０倍高い
帯域幅を有する。
すブロック図である。位相ロックループ回路１０は、シ
ステム・クロック信号ＣＬＯＣＫを発生する電圧制御発
振器（以下ＶＣＯという）１２を含む。例えば、同期信
号成分を含むビデオ信号である繰り返し成分を有する入
力信号Ａは、緩衝増幅器１４へ供給され、緩衝増幅器１
４の出力信号は、エッジ積分位相検出器１６に供給され
る。ゲート・ストローブ信号Ｂも、エッジ積分位相検出
器１６に入力される。ゲート・ストローブ信号Ｂは、ク
ロック信号が供給されるゲート発生器１８により生成さ
れる。入力信号は、ゲート・ストローブ信号Ｂの期間、
エッジ積分位相検出器１６により積分される。エッジ積
分位相検出器１６からの積分結果は実質的に直流信号で
あり、ループ・フィルタを含む誤差増幅器２０へ供給さ
れる。この直流信号は、誤差増幅器２０で、入力信号の
タイミング基準点の適切な電圧レベルに相当する基準電
圧ＲＥＦと比較される。ＨＤＴＶ（ハイ・デフィニショ
ン・テレビジョン）ビデオ信号では、同期点の電圧レベ
ルは接地電位であり、ＮＴＳＣビデオ信号では、同期点
の電圧レベルは−２０ＩＲＥである。誤差増幅器２０の
出力信号は、ＶＣＯ１２に供給されて、その発生周波数
を調節する。同期信号エッジを積分することで、ノイズ
によるジッタを殆ど除去し、誤差増幅器２０のループ・
フィルタは、従来のループ・フィルタより約５０倍高い
帯域幅を有する。
【０００８】図２は、本発明の回路の一部であるエッジ
積分位相検出器を示す回路図である。ゲート・ストロー
ブ信号Ｂ又はその逆極性信号／Ｂは、サンプリング回路
２２に供給される。入力信号Ａも、サンプリング回路２
２に供給される。サンプリング回路２２の出力端子Ｃで
は、ゲート・ストローブ信号Ｂの期間に取り出される入
力信号Ａの一部が積分回路２４に送られる。適当であれ
ば、どの様な積分回路を使用してもよく、図２に示すＲ
Ｃ回路はその最も簡単な構成である。積分回路２４は同
期点について積分するので、正及び負の部分が入力され
る。ロックするために、正及び負の部分が等しく、即
ち、ゲート・ストローブ信号Ｂは、同期点に対し中心合
わせされ、積分回路２４の出力信号は基準レベルにあ
り、誤差増幅器２０の出力信号はＶＣＯ１２の周波数を
変化させない。
積分位相検出器を示す回路図である。ゲート・ストロー
ブ信号Ｂ又はその逆極性信号／Ｂは、サンプリング回路
２２に供給される。入力信号Ａも、サンプリング回路２
２に供給される。サンプリング回路２２の出力端子Ｃで
は、ゲート・ストローブ信号Ｂの期間に取り出される入
力信号Ａの一部が積分回路２４に送られる。適当であれ
ば、どの様な積分回路を使用してもよく、図２に示すＲ
Ｃ回路はその最も簡単な構成である。積分回路２４は同
期点について積分するので、正及び負の部分が入力され
る。ロックするために、正及び負の部分が等しく、即
ち、ゲート・ストローブ信号Ｂは、同期点に対し中心合
わせされ、積分回路２４の出力信号は基準レベルにあ
り、誤差増幅器２０の出力信号はＶＣＯ１２の周波数を
変化させない。
【０００９】ゲート・ストローブ信号発生器１８は、図
３に示すカウンタ２６及びデコーダ２８を有する。カウ
ンタ２６は、ＶＣＯ１２からのクロック信号ＣＬＯＣＫ
のパルスを計数する。カウンタ２６からの計数値は、デ
コーダ２８に供給される。デコーダ２８は、計数値が入
力信号の形式により決まる所定値に達するときに、ゲー
ト・ストローブ信号Ｂの前方エッジを生成する。位相ロ
ックループ１０がロックされると、ゲート・ストローブ
信号Ｂの前方エッジは、一方のレベルから他方のレベル
への同期エッジのレベル遷移の開始の直後に生じる。デ
コーダ２８は、クロック信号ＣＬＯＣＫの所定パルス数
に相当するカウンタ２６の計数値の期間、ゲート・スト
ローブ信号を持続させる。
３に示すカウンタ２６及びデコーダ２８を有する。カウ
ンタ２６は、ＶＣＯ１２からのクロック信号ＣＬＯＣＫ
のパルスを計数する。カウンタ２６からの計数値は、デ
コーダ２８に供給される。デコーダ２８は、計数値が入
力信号の形式により決まる所定値に達するときに、ゲー
ト・ストローブ信号Ｂの前方エッジを生成する。位相ロ
ックループ１０がロックされると、ゲート・ストローブ
信号Ｂの前方エッジは、一方のレベルから他方のレベル
への同期エッジのレベル遷移の開始の直後に生じる。デ
コーダ２８は、クロック信号ＣＬＯＣＫの所定パルス数
に相当するカウンタ２６の計数値の期間、ゲート・スト
ローブ信号を持続させる。
【００１０】図４は本発明の回路の動作を説明するため
のタイミング図である。ＨＤＴＶビデオ信号Ａは、立ち
上がりレベル遷移の中点で発生する同期点Ｘを有する３
レベル同期パターンを有する。ゲート・ストローブ信号
Ｂは、同期信号の部分Ｃが積分回路２４を駆動するよう
にサンプリング回路２２を動作状態にする。図示する例
では、ゲート・ストローブ信号Ｂは遅れているので、積
分回路２４は等しくない正及び負の入力信号を受け取
る。積分回路２４の出力信号は、入力信号の不均衡に比
例し、誤差増幅器２０を介してＶＣＯ１２を駆動し、ゲ
ート・ストローブ・タイミングを補正する。ゲート・ス
トローブ期間に生じるノイズは積分され、位相ロック・
ループ回路１０のタイミングには殆ど影響しない。
のタイミング図である。ＨＤＴＶビデオ信号Ａは、立ち
上がりレベル遷移の中点で発生する同期点Ｘを有する３
レベル同期パターンを有する。ゲート・ストローブ信号
Ｂは、同期信号の部分Ｃが積分回路２４を駆動するよう
にサンプリング回路２２を動作状態にする。図示する例
では、ゲート・ストローブ信号Ｂは遅れているので、積
分回路２４は等しくない正及び負の入力信号を受け取
る。積分回路２４の出力信号は、入力信号の不均衡に比
例し、誤差増幅器２０を介してＶＣＯ１２を駆動し、ゲ
ート・ストローブ・タイミングを補正する。ゲート・ス
トローブ期間に生じるノイズは積分され、位相ロック・
ループ回路１０のタイミングには殆ど影響しない。
【００１１】特定のＨＤＴＶテレビジョンのアプリケー
ションでは、ＶＣＯ１２の周波数範囲は、６８〜７８Ｍ
Ｈｚである。ＨＤＴＶビデオ信号の同期エッジの立ち上
がり時間は約５０ｎｓであり、ＮＴＳＣビデオ信号の同
期エッジの立ち下がり時間は約１４０ｎｓである。ゲー
ト・ストローブ信号Ｂのストローブ・パルス幅は、好適
には同期エッジの遷移時間より短く、即ち、ストローブ
・パルス幅は、ＨＤＴＶでは４０ｎｓであり、ＮＴＳＣ
では１１０ｎｓである。しかし、誤差信号が実質的に同
期エッジ遷移の積分値であるように、ストローブ・パル
ス幅がレベル遷移で十分に満たされる限りは、ストロー
ブ・パルス幅はもっと長くしてもよい。サーチ・ディス
クロジャ、１９９０年８月号、６３３〜６３４ページに
記載される様な可変遅延回路をゲート・ストローブ信号
路に挿入し、入力信号に対するシステム・クロックＣＬ
ＯＣＫの位相を変化させるために更に正確なタイミング
を生成してもよい。
ションでは、ＶＣＯ１２の周波数範囲は、６８〜７８Ｍ
Ｈｚである。ＨＤＴＶビデオ信号の同期エッジの立ち上
がり時間は約５０ｎｓであり、ＮＴＳＣビデオ信号の同
期エッジの立ち下がり時間は約１４０ｎｓである。ゲー
ト・ストローブ信号Ｂのストローブ・パルス幅は、好適
には同期エッジの遷移時間より短く、即ち、ストローブ
・パルス幅は、ＨＤＴＶでは４０ｎｓであり、ＮＴＳＣ
では１１０ｎｓである。しかし、誤差信号が実質的に同
期エッジ遷移の積分値であるように、ストローブ・パル
ス幅がレベル遷移で十分に満たされる限りは、ストロー
ブ・パルス幅はもっと長くしてもよい。サーチ・ディス
クロジャ、１９９０年８月号、６３３〜６３４ページに
記載される様な可変遅延回路をゲート・ストローブ信号
路に挿入し、入力信号に対するシステム・クロックＣＬ
ＯＣＫの位相を変化させるために更に正確なタイミング
を生成してもよい。
【００１２】
【発明の効果】本発明の位相ロックループ回路によれ
ば、エッジ積分位相検出器は、入力信号内の繰り返し成
分のレベル遷移を積分し、その繰り返し成分に関係して
クロック発振器の位相を制御するための誤差信号を生成
する。これにより、位相ロックループ回路のビデオ波形
の変量の対して即座に応答する性能を維持しつつ、ビデ
オ波形上のノイズの影響によるジッタを減少できる。
ば、エッジ積分位相検出器は、入力信号内の繰り返し成
分のレベル遷移を積分し、その繰り返し成分に関係して
クロック発振器の位相を制御するための誤差信号を生成
する。これにより、位相ロックループ回路のビデオ波形
の変量の対して即座に応答する性能を維持しつつ、ビデ
オ波形上のノイズの影響によるジッタを減少できる。
【図１】本発明の位相ロックループ回路を示すブロック
図である。
図である。
【図２】図１の回路の一部であるエッジ積分位相検出器
を示す回路図である。
を示す回路図である。
【図３】図１の回路の一部であるゲート・ストローブ回
路を示すブロック図である。
路を示すブロック図である。
【図４】図１の回路の動作を説明するためのタイミング
図である。
図である。
１２ 電圧制御発振器 １６ エッジ積分位相検出器 １８ ストローブ・ゲート発生器 ２０ 誤差増幅器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エス・オーバートン アメリカ合衆国オレゴン州97007 アロハ サウス・ウェスト ロサ・ロード 19020
Claims (1)
- 【請求項１】 制御信号により周波数が制御されるクロ
ック信号を発振する発振手段と、 該発振手段からの上記クロック信号に基づいてゲート信
号を発生するゲート発し手段と、 入力信号の繰り返しレベル遷移部分を上記ゲート信号に
応答して積分する積分手段と、 該積分手段の出力信号を基準レベルと比較し、比較結果
を上記制御信号として上記発振手段に供給する誤差検出
手段とを具えることを特徴とする位相ロックループ回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US71744091A | 1991-06-19 | 1991-06-19 | |
| US717,440 | 1991-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05227451A true JPH05227451A (ja) | 1993-09-03 |
| JP2533824B2 JP2533824B2 (ja) | 1996-09-11 |
Family
ID=24882048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4186025A Expired - Fee Related JP2533824B2 (ja) | 1991-06-19 | 1992-06-19 | 位相ロックル―プ回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0519739B1 (ja) |
| JP (1) | JP2533824B2 (ja) |
| CA (1) | CA2067593A1 (ja) |
| DE (1) | DE69222474T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5713935A (en) * | 1996-08-23 | 1998-02-03 | Sulzer Intermedics Inc. | Method and apparatus for monitored biphasic cardiac impedance sensing |
| FR2778044B1 (fr) * | 1998-04-23 | 2000-06-16 | Thomson Multimedia Sa | Procede de recuperation d'horloge lors de l'echantillonnage des signaux de type informatique |
| CN106909981B (zh) * | 2015-12-23 | 2020-08-25 | 阿里巴巴集团控股有限公司 | 模型训练、样本平衡方法及装置以及个人信用评分系统 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3321712A (en) * | 1965-08-16 | 1967-05-23 | Tektronix Inc | Phase lock system for spectrum analyzer |
| US3852617A (en) * | 1973-01-02 | 1974-12-03 | Int Video Corp | Apparatus for level shifting independent of signal amplitude having a passive peak detector |
| US4849704A (en) * | 1987-04-15 | 1989-07-18 | Westinghouse Electric Corp. | Duty cycle independent phase detector |
| US5061904A (en) * | 1990-06-29 | 1991-10-29 | Radius Inc. | Phase locked loop having sampling gate phase detector |
-
1992
- 1992-04-29 CA CA 2067593 patent/CA2067593A1/en not_active Abandoned
- 1992-06-19 DE DE1992622474 patent/DE69222474T2/de not_active Expired - Fee Related
- 1992-06-19 EP EP19920305650 patent/EP0519739B1/en not_active Expired - Lifetime
- 1992-06-19 JP JP4186025A patent/JP2533824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0519739A1 (en) | 1992-12-23 |
| CA2067593A1 (en) | 1992-12-20 |
| JP2533824B2 (ja) | 1996-09-11 |
| DE69222474D1 (de) | 1997-11-06 |
| DE69222474T2 (de) | 1998-04-02 |
| EP0519739B1 (en) | 1997-10-01 |
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