JPH0523255U - 記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 計算機のデータ格納メモリに誤りを検出した
場合でも、該当番地だけを待機系に切り換え、計算機の
処理を継続できる記憶回路を得る。 【構成】 データ情報を格納する主系と従系のデータ格
納メモリ３ａ、３ｂ及びパリティ格納メモリ６ａ、６ｂ
を配置する。読み出し要求時に主系のデータ格納メモリ
３ａとパリティ格納メモリ６ａの情報の正誤を識別する
パリティチェッカ１２ａを配置する。識別結果が正常な
時は主系の情報を、異常な時は従系の情報に切り換えて
ＣＰＵ１に転送するセレクタ１４を配置する。主計と従
系に同時異常が発生した場合にＣＰＵ１を停止する処理
停止信号１６を構成する。 【効果】 データ格納メモリ３ａと３ｂの各々異なるア
ドレスに異常が発生した場合はＣＰＵ１の処理を継続で
き、同一アドレスに異常が発生した場合はＣＰＵ１に処
理停止要求を出力できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、格納データの信頼性が強く要求され、メモリ格納中に一時エラー 及び永久故障が発生した場合においても処理の継続性が要求される記憶回路に関 するものである。

【０００２】

【従来の技術】

図３は、従来のパリティチェック方式による記憶回路の論理反転エラー検出方 法を示す図である。図において、１は演算を実行するＣＰＵ、２は演算結果など のデータ情報を出力する情報出力バス、３ａは情報出力バス２のデータ情報を格 納するデータ格納メモリ、４は情報出力バス２のデータ情報に基づいてパリティ データを生成するパリティジェネレータ、５はパリティジェネレータ４から出力 されるパリティ情報である。なお、パリティジェネレータ４を奇数あるいは偶数 パリティにするかはシステムによってあらかじめ設定しておく。６ａはパリティ 情報５を格納するパリティ格納メモリ、７はデータ格納メモリ３ａ及びパリティ 格納メモリ６ａの何番地に情報を格納するのかを決定するアドレスバス、８はＣ ＰＵ１からのライト信号、９はＣＰＵ１からのリード信号、１０ａはリード信号 ９が発生した時にデータ格納メモリ３ａよりＣＰＵ１にデータ情報を入力する情 報入力バス、１１ａはリード信号９が発生した時にパリティ格納メモリ６ａより 出力されるパリティ情報、１２ａは情報入力バス１０ａ及びパリティ情報１１ａ に基づいてデータ情報が正常か異常かを識別するパリティチェッカ、１３ａはパ リティチェッカ１２ａの結果によってＣＰＵ１に異常を知らせるエラー信号であ る。

【０００３】 次に動作について説明する。図４は、ＣＰＵ１からデータ格納メモリ３ａへの データ情報書き込みタイミングを示したものである。図５は、データ格納メモリ ３ａからの情報読み出しタイミングを示したものである。

【０００４】 先づ、データ情報書き込み方法について図４を用いて説明する。ＣＰＵ１は、 演算を実行すると演算結果をデータ格納メモリ３ａに格納するためにアドレスバ ス７に該当アドレス情報をｔ１のタイミングで出力する。ｔ１からｔ４が１書き 込み周期である。ｔ２でライト信号８が出力され、同時に情報出力バス２にデー タ情報が出力される。この情報は、パリティジェネレータ４にも入力されパリテ ィ情報５が生成される。情報出力バス２のデータ情報とパリティ情報５は、それ ぞれライト信号８の後端ｔ３でデータ格納メモリ３ａとパリティ格納メモリ６ａ に格納される。

【０００５】 次にデータ情報読み出し方法について図５を用いて説明する。ＣＰＵ１は、演 算の実行に先だってデータ格納メモリ３ａよりデータ情報を読み出す。ｔ５でア ドレスバス７にデータ格納メモリ３ａの該当アドレスを出力する。ｔ５からｔ８ が１読み出し周期である。ｔ６でリード信号９が出力されると、アドレスバス７ によって指定されたデータ格納メモリ３ａ及びパリティ格納メモリ６ａより、該 当するデータ情報が情報入力バス１０ａ及びパリティ情報１１ａとして出力され る。この２つの情報はパリティチェッカ１２ａに入力され、正常あるいは異常の 識別が実施される。この識別はｔ７で実行される。エラー信号１３ａがＨレベル 、すなわち正常の時はＣＰＵ１の処理は継続される。もし、エラー信号１３ａが Ｌレベル、すなわち異常の時はＣＰＵ１に異常情報が転送されＣＰＵ１の処理は 中止される。

【０００６】

【考案が解決しようとする課題】

上記のようなパリティチェック方式によるエラー検出方法では、データ情報の 読み出し時に一つのエラーが発生した場合、ＣＰＵ１の処理を継続できず、停止 しなければならないという課題があった。

【０００７】 この考案は、かかる課題を解決するためになされたものであり、データ格納メ モリ３ａ内にエラーが発生し、データ読み出し時にパリティ異常を識別した場合 においても処理を継続できるようにすると共に、２台のデータ格納メモリの同一 アドレスに同時に異常が発生したときのみＣＰＵ１を停止させるようにすること を目的としている。

【０００８】

【課題を解決するための手段】

この考案に係わる記憶回路においては、ＣＰＵ１からのデータ情報を保存する データ格納メモリを主系及び従系として２台配置し、ＣＰＵ１からのライト信号 ８による書き込み要求時には、同時に同一データ情報を主系及び従系のデータ格 納メモリに書き込むと共に、このデータ情報をパリティジェネレータ４に入力し てパリティ情報５を生成し、これを主系及び従系のパリティ格納メモリに書き込 むようにし、ＣＰＵ１からのリード信号９による読み出し要求時には、主系と従 系のデータ格納メモリ及びパリティ格納メモリから同時に該当するアドレスのデ ータ情報及びパリティ情報を読み出し、主系のデータ情報とパリティ情報１１ａ をパリティチェッカ１２ａに入力して正常あるいは異常の識別を行い、正常の時 は主系のデータ情報をそのままＣＰＵ１に転送し、異常の時はこのデータリード 周期のみ従系のデータ情報にセレクタで切り換えてＣＰＵ１に転送するようにし 、主系及び従系共に同時異常の時はＣＰＵ１に処理停止信号を転送するようにし たものである。

【０００９】

【作用】

上記のようにデータ情報を格納するデータ格納メモリを主系及び従系として２ 台構成し、ＣＰＵ１からのデータ情報の読み出し時に主系の異常状態をパリティ チェッカ１２ａによって識別し、異常が発生していた時は、そのリード周期の中 で従系のデータ格納メモリから出力されたデータ情報に切り換えるようにしたこ とで、処理を中断することなく継続できるように作用すると共に、２台のデータ 格納メモリの同一アドレスに同時に異常が発生した時にＣＰＵ１を停止させるよ うに作用する。

【００１０】

【実施例】

実施例１． 図１は、この考案の一実施例であり、１から１３は上記従来回路と全く同一の ものである。データ格納メモリ３ａが主系として機能する。

【００１１】 ３ｂは従系のデータ格納メモリ、６ｂは従系のパリティ格納メモリ、１０ｂは データ格納メモリ３ｂからＣＰＵ１へのデータ情報を入力する情報入力バス、１ ２ｂは従系用のパリティチェッカ、１３ｂは従系のエラー信号、１４は情報入力 バス１０ａもしくは１０ｂを選択するセレクタ、１０ｃはセレクタ１４によって 選択された情報入力バス１０ａもしくは１０ｂをＣＰＵ１に転送する情報入力バ ス、１５はエラー信号１３ａと１３ｂの論理和を行う論理和ゲート、１６は処理 停止信号である。

【００１２】 次に動作について説明する。ＣＰＵ１からのデータ格納メモリ３ａ及び３ｂへ のデータ情報書き込みタイミングは、基本的に従来例の図４と同様である。相違 点は、情報出力バス２がデータ格納メモリ３ａ及び３ｂに接続されており、ライ ト信号８によって同時に同一データ情報が書き込める点である。図２は、この考 案のデータ格納メモリ３ａ及び３ｂからのデータ情報読み出しタイミングを示し たものである。

【００１３】 データ情報読み出し方法について図１及び図２を用いて説明する。図において セレクタ１４は通常時、情報入力バス１０ａを選択している。

【００１４】 ＣＰＵ１は、演算の実行に先だってデータ格納メモリ３ａ及び３ｂよりデータ 情報を読み出す。ｔ５でアドレスバス７にデータ格納メモリ３ａ及び３ｂの該当 アドレスを出力する。ｔ５からｔ８が１読み出し周期である。ｔ６でリード信号 ９が出力されるとアドレスバス７によって指定されたデータ格納メモリ３ａと３ ｂ及びパリティ格納メモリ６ａと６ｂより該当するデータ情報が情報入力バス１ ０ａと１０ｂ及びパリティ情報１１ａと１１ｂに出力される。情報入力バス１０ ａとパリティ情報１１ａは、パリティチェッカ１２ａに入力され正常あるいは異 常の識別が実施される。この識別は、ｔ６の直後からｔ７の間で実行される。図 ２（ａ）に示すエラー信号１３ａがＨレベル、すなわち正常の時は情報入力バス １０ａのデータ情報がセレクタ１４を経由して情報入力バス１０ｃに出力され、 ＣＰＵ１に入力されて処理は継続される。図２（ｂ）に示すエラー信号１３ａが Ｌレベル、すなわち情報入力バス１０ａのデータ情報が異常の時はセレクタ１４ がエラー信号１３ａによって切り換えられ、情報入力バス１０ｂが情報入力バス １０ｃとしてＣＰＵ１に入力され処理が継続されることになる。次のリード信号 ９の周期では、上記と同様な処理が繰り返され、情報出力バス１０ａに異常がな い時には情報入力バス１０ｃとしてＣＰＵ１にデータ情報が転送される。図２（ ｃ）に示すエラー信号１３ａと１３ｂ共に異常の時は処理停止信号１６がＣＰＵ １に出力されて処理が停止されることになる。

【００１５】 このようにデータ格納メモリ３ａ及び３ｂを構成することによって、主系のデ ータ格納メモリ３ａに異常が発生したとしても、従系のデータ格納メモリ３ｂを バックアップとして処理を継続することができる。

【００１６】 なお、１周期の中でパリティチェッカ１２ａ及び１２ｂが同時に異常を検出し 、エラー信号１３ａ及び１３ｂをＬレベルにした時は、論理和ゲート１５よりＣ ＰＵ１に処理停止信号１６が出力されＣＰＵ１は処理を中断することになる。

【００１７】 上記説明では、この考案を高信頼性が要求される記憶回路に利用する方法につ いて述べたが、同様な信頼性が要求される入出力回路のデータレジスタなどに利 用してもよい。

【００１８】

【考案の効果】

この考案は、以上に説明したように構成されているので、データ格納メモリ３ ａ及び３ｂの同一アドレスに同時に異常が発生しない限り、ＣＰＵ１の処理を中 断せずに継続できる効果を奏すると共に、同時に異常が発生した場合においては 、ＣＰＵ１の処理停止を要求できる効果がある。

【図面の簡単な説明】

【図１】この考案の一実施例を示す記憶回路である。

【図２】この考案の一実施例を示す記憶回路の動作タイ
ミングを示す図である。

【図３】従来の記憶回路を示す図である。

【図４】従来の記憶回路のデータ書き込み時の動作タイ
ミングを示す図である。

【図５】従来の記憶回路のデータ読み込み時の動作タイ
ミングを示す図である。

【符号の説明】

１ ＣＰＵ ３ａ データ格納メモリ ３ｂ データ格納メモリ ４ パリティジェネレータ ６ａ パリティ格納メモリ ６ｂ パリティ格納メモリ ７ アドレスバス ８ ライト信号 ９ リード信号 １２ａ パリティチェッカ １２ｂ パリティチェッカ １４ セレクタ １５ 論理和ゲート １６ 論理停止信号

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 演算を実行するＣＰＵ、ＣＰＵからのラ
   イト信号に従ってＣＰＵから出力されるデータ情報を同
   時に記録する主系及び従系２台のデータ格納メモリ、Ｃ
   ＰＵからのデータ情報に基づいてパリティ情報を生成す
   るパリティジェネレータ、パリティジェネレータから出
   力されるパリティ情報を格納する主系及び従系２台のパ
   リティ格納メモリ、ＣＰＵからのリード信号に従って主
   系及び従系のデータ格納メモリ及びパリティ格納メモリ
   から出力されるデータ情報及びパリティ情報によってデ
   ータ情報の正誤をチェックする主系及び従系２台のパリ
   ティチェッカ、主系のパリティチェックの結果が正常な
   時は主系のデータ情報をＣＰＵに転送し、主系のパリテ
   ィチェックの結果が異常の時は従系から同時に出力され
   ているデータ情報をＣＰＵに転送するセレクタ、主系及
   び従系２台のパリティチェックの結果を論理和し、両方
   共に異常を示した時のみＣＰＵに処理停止信号を出力す
   る論理和ゲートから構成され、ＣＰＵからリード信号が
   発生された場合、主系及び従系のデータ格納メモリのデ
   ータ情報及びパリティ格納メモリのパリティ情報を同時
   に読み出し、主系側のデータ情報とパリティ情報を主系
   用のパリティチェッカでチェックし、正常であった時は
   主系の情報をＣＰＵに出力し、異常を検出した時は主系
   のパリティチェッカから出力されるエラー信号によって
   セレクタを主系から従系に切り換え、エラー信号が発生
   した時のみ従系のデータ情報をＣＰＵに転送することが
   できると共に、切り換え時に従系にも異常が発生してい
   た時はＣＰＵに処理停止を要求することを特徴とする記
   憶回路。