JPH0533253U - 記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 計算機のデータ格納メモリに誤りを検出した
場合でも、該当番地だけを待機系に切り換え、計算機の
処理を継続できる記憶回路を得る。 【構成】 データ情報を格納する主系と従系のデータ格
納メモリ３ａ、３ｂ及びパリティ格納メモリ６を配置す
る。読み出し要求時に主系のデータ格納メモリ３ａ、３
ｂとパリティ格納メモリ６の情報の正誤を識別するパリ
ティチェッカ１２ａと１２ｂを配置する。このチェック
結果を判定する判定回路１４を配置する。判定回路１４
の結果に応じてＣＰＵ１に転送する情報入力バス１０ｃ
を選択するセレクタ１６を配置する。 【効果】 データ格納メモリ３ａと３ｂの各々異なるア
ドレスに異常が発生した場合においてもＣＰＵ１の処理
を継続できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、格納データの信頼性が強く要求され、メモリ格納中に一時エラー 及び永久故障が発生した場合においても処理の継続性が要求される記憶回路に関 するものである。

【０００２】

【従来の技術】

図３は、従来のパリティチェック方式による記憶回路の論理反転エラー検出方 法を示す図である。図において、１は演算を実行するＣＰＵ、２は演算結果など のデータ情報を出力する情報出力バス、３ａは情報出力バス２のデータ情報を格 納するデータ格納メモリ、４は情報出力バス２のデータ情報に基づいてパリティ データを生成するパリティジェネレータ、５はパリティジェネレータ４から出力 されるパリティ情報である。なお、パリティジェネレータ４を奇数あるいは偶数 パリティにするかはシステムによってあらかじめ設定しておく。６はパリティ情 報５を格納するパリティ格納メモリ、７はデータ格納メモリ３ａ及びパリティ格 納メモリ６の何番目に情報を格納するのかを決定するアドレスバス、８はＣＰＵ １からのライト信号、９はＣＰＵ１からのリード信号、１０ａはリード信号９が 発生した時にデータ格納メモリ３ａよりＣＰＵ１にデータ情報を入力する情報入 力バス、１１はリード信号９が発生した時にパリティ格納メモリ６より出力され るパリティ情報、１２ａは情報入力バス１０ａ及びパリティ情報１１に基づいて データ情報が正常か異常かを識別するパリティチェッカ、１３ａはパリティチェ ッカ１２ａの結果によってＣＰＵ１に異常を知らせるチェッカ信号である。

【０００３】 次に動作について説明する。図４は、ＣＰＵ１からデータ格納メモリ３ａへの データ情報書き込みタイミングを示したものである。図５は、データ格納メモリ ３ａからの情報読み出しタイミングを示したものである。

【０００４】 先づ、データ情報書き込み方法について図４を用いて説明する。ＣＰＵ１は、 演算を実行すると演算結果をデータ格納メモリ３ａに格納するためにアドレスバ ス７に該当アドレス情報をｔ１のタイミングで出力する。ｔ１からｔ４が１書き 込み周期である。ｔ２でライト信号８が出力され、同時に情報出力バス２にデー タ情報が出力される。この情報は、パリティジェネレータ４にも入力されパリテ ィ情報５が生成される。情報出力バス２のデータ情報とパリティ情報５は、それ ぞれライト信号８の後端ｔ３でデータ格納メモリ３ａとパリティ格納メモリ６に 格納される。

【０００５】 次にデータ情報読み出し方法について図５を用いて説明する。ＣＰＵ１は、演 算の実行に先だってデータ格納メモリ３ａよりデータ情報を読み出す。ｔ５でア ドレスバス７にデータ格納メモリ３ａの該当アドレスを出力する。ｔ５からｔ８ が１読み出し周期である。ｔ６でリード信号９が出力されると、アドレスバス７ によって指定されたデータ格納メモリ３ａ及びパリティ格納メモリ６より、該当 するデータ情報が情報入力バス１０ａ及びパリティ情報１１として出力される。 この２つの情報はパリティチェッカ１２ａに入力され、正常あるいは異常の識別 が実施される。この識別はｔ７で実行される。チェッカ信号１３ａがＨレベル、 すなわち正常の時はＣＰＵ１の処理は継続される。もし、チェック信号１３ａが Ｌレベル、すなわち異常の時はＣＰＵ１に異常情報が転送されＣＰＵ１の処理は 中止される。

【０００６】

【考案が解決しようとする課題】

上記のようなパリティチェック方式によるエラー検出方法では、データ情報の 読み出し時に一つのエラーが発生した場合でも、ＣＰＵ１の処理を継続できず、 停止しなければならないという課題があった。

【０００７】 この考案は、かかる課題を解決するためになされたものであり、データ格納メ モリ３ａ内にエラーが発生し、データ読み出し時にパリティ異常を識別した場合 においても処理を継続できるようにすることを目的としている。

【０００８】

【課題を解決するための手段】

この考案に係わる記憶回路においては、ＣＰＵ１からのデータ情報を保存する データ格納メモリを主系及び従系として２台配置し、ＣＰＵ１からのライト信号 ８による書き込み要求時には、同時に同一データ情報を主系及び従系のデータ格 納メモリに書き込むと共に、このデータ情報をパリティティジェネレータ４に入 力してパリティ情報５を生成し、これをパリティ格納メモリ６に書き込むように し、ＣＰＵ１からのリード信号９による読み出し要求時には、主系と従系のデー タ格納メモリ及びパリティ格納メモリ６からそれぞれ同時に該当するアドレスの データ情報及びパリティ情報１１を読み出し、主系のデータ情報とパリティ情報 １１を、また従系のデータ情報とパリティ情報１１を各々のパリティチェッカに 入力して正常あるいは異常の識別を行い、この結果を判定回路に入力し、主系の パリティチェックの結果が異常でかつ従系のパリティチェックが正常の時のみ、 ＣＰＵ１に転送するデータ情報をセレクタによって主系から従系に切り換えるよ うにしたものである。

【０００９】

【作用】

上記のようにデータ情報を格納するデータ格納メモリを主系及び従系として２ 台構成し、ＣＰＵ１からのデータ情報の読み出し時に主系と従系のデータ情報を 正常か異常かを各々のパリティチェッカによって識別し、主系に異常が発生しか つ従系が正常であった時のみ、従系のデータ格納メモリから出力されたデータ情 報に切り換えるようにしたことで、処理を中断することなく継続できるように作 用する。

【００１０】

【実施例】

実施例１． 図１は、この考案の一実施例であり、１から１３は上記従来回路と全く同一の ものである。データ格納メモリ３ａが主系として機能する。図２は、チェック信 号１３ａと１３ｂの判定結果によるセレクタ１６のデータ情報選択状態を示した ものである。

【００１１】 ３ｂは従系のデータ格納メモリ、１０ｂはデータ格納メモリ３ｂからＣＰＵ１ へのデータ情報を入力する情報入力バス、１２ｂは従系用のパリティチェッカ、 １３ｂは従系のチェック信号、１４はチェック信号１３ａと１３ｂを判定する判 定回路、１５は判定信号、１６は情報入力バス１０ａもしくは１０ｂを選択する セレクタ、１０ｃはセレクタ１６によって選択された情報入力バス１０ａもしく は１０ｂをＣＰＵ１に転送する情報入力バスである。

【００１２】 次に動作について説明する。ＣＰＵ１からのデータ格納メモリ３ａ及び３ｂへ のデータ情報書き込みタイミングは、基本的に従来例の図４と同様である。相違 点は、情報出力バス２がデータ格納メモリ３ａ及び３ｂに接続されており、ライ ト信号８によって同時に同一データ情報が書き込める点である。

【００１３】 データ情報読み出し方法について図１及び図２を用いて説明する。図において セレクタ１６は通常時、情報入力バス１０ａを選択している。

【００１４】 ＣＰＵ１は、演算の実行に先だってデータ格納メモリ３ａ及び３ｂよりデータ 情報を情報入力バス１０ａ及び１０ｂに読み出す。この時、パリティ格納メモリ ６からも同時にアドレスバス７に該当するパリティ情報１１が読み出される。情 報入力バス１０ａとパリティ情報１１はパリティチェッカ１２ａに入力されてパ リティチェックが実行される。情報入力バス１０ｂとパリティ情報１１はパリテ ィチェッカ１２ｂに入力されてパリティチェックが実行される。パリティチェッ ク後のチェック信号１３ａと１３ｂは判定回路１４に入力され判定信号１５とし てセレクタ１６に出力される。セレクタ１６はこの判定信号１５に従って情報入 力バス１０ａあるいは１０ｂを選択し、情報入力バス１０ｃに出力してＣＰＵ１ に転送する。上記の判定回路１４とセレクタ１６の動作を示したのが図２であり 、チェック信号１３ａと１３ｂが共に正常の時、チェック信号１３ａが正常でチ ェック信号１３ｂが異常の時及びチェック信号１３ａと１３ｂが共に異常の時の ３状態の場合、判定回路１４はそれぞれ全て正常、情報入力バス１０ｂが異常、 パリティ情報１１が異常として判定し、セレクタ１６に情報入力バス１０ｃに情 報入力バス１０ａを出力するように指示する。また、チェック信号１３ａが異常 でチェック信号１３ｂが正常であった時、判定回路１４は情報入力バス１０ａに 異常が発生したと判定し、セレクタ１６に情報入力バス１０ｃの出力を情報入力 バス１０ｂにこのリードサイクルのみ切り換えるように指示する。

【００１５】 このようにデータ格納メモリ３ａ及び３ｂを構成することによって、主系のデ ータ格納メモリ３ａに異常が発生したとしても、従系のデータ格納メモリ３ｂを バックアップとして処理を継続することができる。

【００１６】 上記説明では、この考案を高信頼性が要求される記憶回路に利用する方法につ いて述べたが、同様な信頼性が要求される入出力回路のデータレジスタなどに利 用してもよい。

【００１７】

【考案の効果】

この考案は、以上に説明したように構成されているので、データ格納メモリ３ ａ及び３ｂの同一アドレスに同時に異常が発生しない限り、ＣＰＵ１の処理を中 断せずに継続できる効果を奏する。

【図面の簡単な説明】

【図１】この考案の一実施例を示す記憶回路である。

【図２】この考案の一実施例を示すデータ情報のＣＰＵ
への出力選択状態を示す図である。

【図３】従来の記憶回路を示す図である。

【図４】従来の記憶回路のデータ書き込み時の動作タイ
ミングを示す図である。

【図５】従来の記憶回路のデータ読み込み時の動作タイ
ミングを示す図である。

【符号の説明】

１ ＣＰＵ ３ａ データ格納メモリ ３ｂ データ格納メモリ ４ パリティジェネレータ ６ パリティ格納メモリ ７ アドレスバス ８ ライト信号 ９ リード信号 １２ａ パリティチェッカ １２ｂ パリティチェッカ １４ 判定回路 １５ 判定信号 １６ セレクタ

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 演算を実行するＣＰＵ、ＣＰＵからのラ
   イト信号に従ってＣＰＵから出力されるデータ情報を同
   時に記録する主系及び従系２台のデータ格納メモリ、Ｃ
   ＰＵからのデータ情報に基づいてパリティ情報を生成す
   るパリティジェネレータ、パリティジェネレータから出
   力されるパリティ情報を格納するパリティ格納メモリ、
   ＣＰＵからのリード信号に従って主系及び従系のデータ
   格納メモリ及びパリティ格納メモリから出力されるデー
   タ情報及びパリティ情報によってデータ情報の正誤をチ
   ェックする主系及び従系２台のパリティチェッカ、主系
   及び従系のパリティチェックの結果を判定してＣＰＵに
   転送するデータ情報を主系からのものにするか従系から
   のものにするかを判定する判定回路、判定結果が主系の
   パリティチェック異常でかつ従系のパリティチェック正
   常の時のみＣＰＵに転送するデータ情報を主系から従系
   に切り変えるセレクタから構成され、ＣＰＵからリード
   信号が発生された場合、主系及び従系のデータ格納メモ
   リのデータ情報及びパリティ格納メモリのパリティ情報
   を同時に読み出し、主系及び従系のデータ情報とパリテ
   ィ情報を個別のパリティチェッカでチェックし、主系の
   パリティチェックの結果が異常でかつ従系のパリティチ
   ェックの結果が正常を示した時のみセレクタでＣＰＵに
   転送するデータ情報を主系から従系に切り換えて処理を
   継続することを特徴とする記憶回路。