JPH0523258U - 記憶回路 - Google Patents

Abstract

(57)【要約】 【目的】 計算機のデータ格納メモリに誤りを検出した
場合にも、待機系に切り換えて、計算機の処理を継続で
きる記憶回路を得る。 【構成】 主系と従系のデータ格納メモリ３ａ、３ｂ及
びパリティ格納メモリ６ａ、６ｂを配置する。読み出し
要求時にデータ格納メモリ３ａと３ｂ及びパリティ格納
メモリ６ａと６ｂから出力される情報の正誤を各々識別
するパリティチェッカ１２ａと１２ｂを配置する。ＣＰ
Ｕ１に接続されている系の識別結果が正常な時はそのま
まの接続状態とし、異常の時は接続を他系に切り換える
切換制御回路１５及びセレクタ１４を配置する。 【効果】 データ格納メモリ３ａと３ｂの一方に異常が
発生した場合においても、ＣＰＵ１への接続を切換制御
回路１５によって交互にできるため、処理を中断せずに
継続できる。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、格納データの信頼性が強く要求され、メモリ格納中に一時エラー 及び永久故障が発生した場合においても処理の継続性が要求される記憶回路に関 するものである。

【０００２】

【従来の技術】

図３は、従来のパリティチェック方式による記憶回路の論理反転エラー検出方 法を示す図である。図において、１は演算を実行するＣＰＵ、２は演算結果など のデータ情報を出力する情報出力バス、３ａは情報出力バス２のデータ情報を格 納するデータ格納メモリ、４は情報出力バス２のデータ情報に基づいてパリティ データを生成するパリティジェネレータ、５はパリティジェネレータ４から出力 されるパリティ情報である。なお、パリティジェネレータ４を奇数あるいは偶数 パリティにするかはシステムによってあらかじめ設定しておく。６ａはパリティ 情報５を格納するパリティ格納メモリ、７はデータ格納メモリ３ａ及びパリティ 格納メモリ６ａの何番地に情報を格納するのかを決定するアドレスバス、８はＣ ＰＵ１からのライト信号、９はＣＰＵ１からのリード信号、１０ａはリード信号 ９が発生した時にデータ格納メモリ３ａよりＣＰＵ１にデータ情報を入力する情 報入力バス、１１ａはリード信号９が発生した時にパリティ格納メモリ６ａより 出力されるパリティ情報、１２ａは情報入力バス１０ａ及びパリティ情報１１ａ に基づいてデータ情報が正常か異常かを識別するパリティチェッカ、１３ａはパ リティチェッカ１２ａの結果によってＣＰＵ１に異常を知らせるエラー信号であ る。

【０００３】 次に動作について説明する。図４は、ＣＰＵ１からデータ格納メモリ３ａへの データ情報書き込みタイミングを示したものである。図５は、データ格納メモリ ３ａからの情報読み出しタイミングを示したものである。

【０００４】 先づ、データ情報書き込み方法について図４を用いて説明する。ＣＰＵ１は、 演算を実行すると演算結果をデータ格納メモリ３ａに格納するためにアドレスバ ス７に該当アドレス情報をｔ１のタイミングで出力する。ｔ１からｔ４が１書き 込み周期である。ｔ２でライト信号８が出力され、同時に情報出力バス２にデー タ情報が出力される。この情報は、パリティジェネレータ４にも入力されパリテ ィ情報５が生成される。情報出力バス２のデータ情報とパリティ情報５は、それ ぞれライト信号８の後端ｔ３でデータ格納メモリ３ａとパリティ格納メモリ６ａ に格納される。

【０００５】 次にデータ情報読み出し方法について図５を用いて説明する。ＣＰＵ１は、演 算の実行に先だってデータ格納メモリ３ａよりデータ情報を読み出す。ｔ５でア ドレスバス７にデータ格納メモリ３ａの該当アドレスを出力する。ｔ５からｔ８ が１読み出し周期である。ｔ６でリード信号９が出力されると、アドレスバス７ によって指定されたデータ格納メモリ３ａ及びパリティ格納メモリ６ａより、該 当するデータ情報が情報入力バス１０ａ及びパリティ情報１１ａとして出力され る。この２つの情報はパリティチェッカ１２ａに入力され、正常あるいは異常の 識別が実施される。この識別はｔ７で実行される。エラー信号１３ａがＨレベル 、すなわち正常の時はＣＰＵ１の処理は継続される。もし、エラー信号１３ａが Ｌレベル、すなわち異常の時はＣＰＵ１に異常情報が転送されＣＰＵ１の処理は 中止される。

【０００６】

【考案が解決しようとする課題】

上記のようなパリティチェック方式によるエラー検出方法では、データ情報の 読み出し時に一つのエラーが発生した場合でも、ＣＰＵ１の処理を継続できず、 停止しなければならないという課題があった。

【０００７】 この考案は、かかる課題を解決するためになされたものであり、データ格納メ モリ３ａ内にエラーが発生し、データ読み出し時にパリティ異常を識別した場合 においても処理を継続できるようにすることを目的としている。

【０００８】

【課題を解決するための手段】

この考案に係わる記憶回路においては、ＣＰＵ１からのデータ情報を保存する データ格納メモリを主系及び従系として２台配置し、ＣＰＵ１からのライト信号 ８による書き込み要求時には、同時に同一データ情報を主系及び従系のデータ格 納メモリに書き込むと共に、このデータ情報をパリティジェネレータ４に入力し てパリティ情報５を生成し、これを主系及び従系のパリティ格納メモリに書き込 むようにし、ＣＰＵ１からのリード信号９による読み出し要求時には、主系と従 系のデータ格納メモリ及びパリティ格納メモリからそれぞれ同時に該当するアド レスのデータ情報及びパリティ情報を読み出し、両系の各パリティチェッカで各 々エラーがチェックされ、その結果、現在セレクタによってＣＰＵ１に接続され ている系が異常を示した場合、切換制御回路からセレクタへ切り換え要求が出力 され、主系から従系へあるいは従系から主系へとＣＰＵ１に転送する系を交互に 切り換えながら運用できるようにしたものである。

【０００９】

【作用】

上記のようにデータ情報を格納するデータ格納メモリを主系及び従系として２ 台構成し、ＣＰＵ１からのデータ情報の読み出し時に主系及び従系のの異常状態 を各々パリティチェッカによって識別し、現在ＣＰＵ１に接続中の系に異常が発 生していた時は、以降反対系のデータ格納メモリから出力されたデータ情報をＣ ＰＵ１に接続切り換えして運用するようにしたことで、処理を中断することなく 継続できるように作用する。

【００１０】

【実施例】

実施例１． 図１は、この考案の一実施例であり、１から１３は上記従来回路と全く同一の ものである。データ格納メモリ３ａが主系として機能する。

【００１１】 ３ｂは従系のデータ格納メモリ、６ｂは従系のパリティ格納メモリ、１０ｂは データ格納メモリ３ｂからＣＰＵ１へのデータ情報を入力する情報入力バス、１ ２ｂは従系用のパリティチェッカ、１３ｂは従系のエラー信号、１４は情報入力 バス１０ａもしくは１０ｂを選択するセレクタ、１０ｃはセレクタ１４によって 選択された情報入力バス１０ａもしくは１０ｂをＣＰＵ１に転送する情報入力バ ス、１５はエラー信号１３ａと１３ｂの識別を行うフリップフロップから構成さ れる切換制御回路、１６はセレクタ１４の切換信号である。

【００１２】 次に動作について説明する。ＣＰＵ１からのデータ格納メモリ３ａ及び３ｂへ のデータ情報書き込みタイミングは、基本的に従来例の図４と同様である。相違 点は、情報出力バス２がデータ格納メモリ３ａ及び３ｂに接続されており、ライ ト信号８によって同時に同一データ情報が書き込める点である。図２は、この考 案のデータ情報読み出しタイミングを示したものである。以下図１と図２を用い て説明する。

【００１３】 図においてセレクタ１４は初期時、切換制御回路１５によって情報入力バス１ ０ａを選択している。切換制御回路１５のフリップフロップ出力の切換信号１６ はＬレベルに初期化されている。

【００１４】 ＣＰＵ１は、演算の実行に先だってデータ格納メモリ３ａ及び３ｂよりデータ 情報を読み出す。ｔ５でアドレスバス７にデータ格納メモリ３ａ及び３ｂの該当 アドレスを出力する。ｔ５からｔ８が１読み出し周期であり、これが繰り返され る。ｔ６でリード信号９がＬアクティブで出力されるとアドレスバス７によって 指定されたデータ格納メモリ３ａと３ｂ及びパリティ格納メモリ６ａと６ｂより 該当するデータ情報が情報入力バス１０ａと１０ｂ及びパリティ情報１１ａと１ １ｂに出力される。情報入力バス１０ａとパリティ情報１１ａ及び情報入力バス １０ｂとパリティ情報１１ｂは、パリティチェッカ１２ａ及び１２ｂにそれぞれ 入力され正常あるいは異常の識別が実施される。この識別は、ｔ６の直後からｔ ７の各リード信号９の時間幅で実行される。ｔ５からｔ９のエラー信号１３ａが Ｈレベル、すなわち正常の時は情報入力バス１０ａのデータ情報がセレクタ１４ を経由して情報入力バス１０ｃに出力される。ｔ９からｔ１０のエラー信号１３ ａがＬレベル、すなわち情報入力バス１０ａのデータ情報が異常の時はエラー信 号１３ａによって切換制御回路１５のフリップフロップ出力である切換信号１６ がＨレベルに変化し、セレクタ１４が切り換えられる。以降情報入力バス１０ｂ が情報入力バス１０ｃとしてＣＰＵ１に入力されることになる。図中、ｔ９から ｔ１１がこの状態を示す。ｔ１１からｔ１２のリード信号９の周期では、情報入 力バス１０ｂにエラーが発生した状態を示し、エラー信号１３ｂによって切換信 号１６がＬレベルに変化し、情報入力バス１０ａが情報入力バス１０ｃとしてＣ ＰＵ１に入力されることになる。このようにデータ格納メモリ３ａ及び３ｂをパ リティチェッカ１２ａ、１２ｂでそれぞれ主系及び従系のエラーをチェックし、 これを切換制御回路１５でモニタし、セレクタ１４を制御することによって、主 系のデータ格納メモリ３ａと３ｂの各々一部アドレスに異常が発生したとしても 、順番に他系に切り換えてこの異常を避けながら処理を継続することができる。

【００１５】 上記説明では、この考案を高信頼性が要求される記憶回路に利用する方法につ いて述べたが、同様な信頼性が要求される入出力回路のデータレジスタなどに利 用してもよい。

【００１６】

【考案の効果】

この考案は、以上に説明したように構成されているので、データ格納メモリ３ ａ及び３ｂに異常が発生した場合でも、ＣＰＵ１の処理を中断せずに継続できる 効果を奏する。

【図面の簡単な説明】

【図１】この考案の一実施例を示す記憶回路である。

【図２】この考案の一実施例を示す記憶回路の動作タイ
ミングを示す図である。

【図３】従来の記憶回路を示す図である。

【図４】従来の記憶回路のデータ書き込み時の動作タイ
ミングを示す図である。

【図５】従来の記憶回路のデータ読み込み時の動作タイ
ミングを示す図である。

【符号の説明】

１ ＣＰＵ ３ａ データ格納メモリ ３ｂ データ格納メモリ ４ パリティジェネレータ ６ａ パリティ格納メモリ ６ｂ パリティ格納メモリ ７ アドレスバス ８ ライト信号 ９ リード信号 １２ａ パリティチェッカ １２ｂ パリティチェッカ １４ セレクタ １５ 切換制御回路 １６ 切換信号

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 演算を実行するＣＰＵ、ＣＰＵからのラ
   イト信号に従ってＣＰＵから出力されるデータ情報を同
   時に記録する主系及び従系２台のデータ格納メモリ、Ｃ
   ＰＵからのデータ情報に基づいてパリティ情報を生成す
   るパリティジェネレータ、パリティジェネレータから出
   力されるパリティ情報を格納する主系及び従系２台のパ
   リティ格納メモリ、ＣＰＵからのリード信号に従って主
   系及び従系のデータ格納メモリ及びパリティ格納メモリ
   から出力されるデータ情報及びパリティ情報によってデ
   ータ情報の正誤をチェックする主系及び従系２台のパリ
   ティチェッカ、主系および従系のデータ情報の何れをＣ
   ＰＵに接続するかを切り換えるセレクタ、主系及び従系
   ２台のパリティチェッカによるパリティチェック結果を
   識別し、主系に異常が発生した時はセレクタを従系に切
   り換え、従系に異常が発生した時はセレクタを主系に切
   り換える切換制御回路から構成され、ＣＰＵからリード
   信号が発生された場合、主系及び従系のデータ格納メモ
   リのデータ情報及びパリティ格納メモリのパリティ情報
   を同時に読み出し、両系共にパリティチェッカでチェッ
   クし、現在ＣＰＵに接続されている系が正常であった時
   はセレクタの状態をそのままとし、異常を検出した時は
   現在接続系のパリティチェッカから出力されるエラー信
   号を切換制御回路で識別してセレクタを他系に切り換
   え、主系と従系を交互運用することを特徴とする記憶回
   路。