JPH0523533U

JPH0523533U - 配線

Info

Publication number: JPH0523533U
Application number: JP7991791U
Authority: JP
Inventors: 勝志藤田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-06
Filing date: 1991-09-06
Publication date: 1993-03-26

Abstract

(57)【要約】【目的】層間絶縁膜の平坦化を容易にすると共に全体と
して配線抵抗も低くして、信頼性も性能も高い半導体装
置を実現する。【構成】半導体装置のうちで配線密度が相対的に密な領
域１１における配線１２の膜厚ｔ₂が相対的に薄く、こ
のため、層間絶縁膜の平坦化が容易である。一方、配線
密度が相対的に粗な領域１３における配線１４の膜厚ｔ
₁は相対的に厚く、配線密度が相対的に密な領域１１に
のみ配線抵抗の上昇が限定されているので、全体として
配線抵抗が低い。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、半導体装置における配線に関するものである。

【０００２】

【従来の技術】

半導体装置における配線であって同一層の導電膜から成っている配線の膜厚は、通常、半導体装置の何れの領域においても同じである。そして、この膜厚は、層間絶縁膜の平坦化の度合いと配線抵抗とのトレードオフで決まることが多い。

【０００３】半導体装置の高性能化のために、一般に配線抵抗は低ければ低いほど良いが、そのためには、膜厚を厚くするか配線幅を太くしなければならない。しかし、半導体メモリにおけるメモリセル領域等の様に配線密度が密な領域では、配線幅を太くすることができないので、膜厚を厚くせざるを得ない。

【０００４】ところが、平坦化の能力は配線密度が密な領域で決まるので、この領域における膜厚を厚くすると、平坦化が難しくなる。この結果、段差部で配線が断線し易くなって、半導体装置の信頼性が低下する。従って、従来の配線では、図３に示す様に、配線密度が密な領域１１でも平坦化が可能な膜厚ｔ₂の配線１２と同じ膜厚ｔ₂で、半導体メモリにおける周辺回路領域等の様に配線密度が粗な領域１３の配線１４も形成していた。

【０００５】

【発明が解決しようとする課題】

しかし、上述の様な従来の配線では、配線密度が粗な領域１３における膜厚をもう少し厚くすることができるにも拘らず薄くせざるを得ないので、この領域１３における配線抵抗が高い。従って、この様な配線では、高性能の半導体装置を実現することができない。

【０００６】

【課題を解決するための手段】本考案による配線では、同一層の導電膜１６から成っている配線１２、１４のうちで、配線密度が相対的に密な領域１１における部分１２の膜厚ｔ₂が相対的に薄く、前記配線密度が相対的に粗な領域１３における部分１４の膜厚ｔ₁が相対的に厚い。

【０００７】

【作用】

本考案による配線１２、１４では、配線密度が相対的に密な領域１１における配線１２の膜厚ｔ₂が相対的に薄いので、層間絶縁膜の平坦化が容易である。一方、配線密度が相対的に粗な領域１３における配線１４の膜厚ｔ₁が相対的に厚いので、配線密度が相対的に密な領域１１にのみ配線抵抗の上昇が限定されており、全体として配線抵抗が低い。

【０００８】

【実施例】

以下、本考案の第１及び第２実施例を、図１、２を参照しながら説明する。

【０００９】図１は、第１実施例を製造するための工程を示している。この製造工程では、図１（ａ）に示す様に、膜厚がｔ₁の導電膜を全面に堆積させる。この膜厚ｔ₁ は、配線抵抗を所望の値にまで低くするのに必要な膜厚である。

【００１０】その後、リソグラフィ技術等を用いて、この導電膜をパターニングして、半導体メモリにおけるメモリセル領域等の様に配線密度が密な領域１１の配線１２と、周辺回路領域等の様に配線密度が粗な領域１３の配線１４とを形成する。なお、既述の様に、配線密度が密な領域１１では配線幅を太くすることができないので、配線幅は配線１４よりも配線１２の方が細い。

【００１１】次に、図１（ｂ）に示す様に、リソグラフィ技術等を用いて、領域１１のみを露出させるレジスト１５をパターニングする。

【００１２】次に、図１（ｃ）に示す様に、レジスト１５をマスクにしたＲＩＥ技術等によって、領域１１の配線１２の膜厚がｔ₂になるまで、これらの配線１２をエッチングする。そして、レジスト１５を除去して、この第１実施例の配線を完成させる。

【００１３】図２は、第２実施例を製造するための工程を示している。この製造工程でも、図２（ａ）に示す様に、膜厚がｔ₁の導電膜１６を全面に堆積させる。その後、リソグラフィ技術等を用いて、領域１１のみを露出させるレジスト１７をパターニングし、このレジスト１７をマスクにしたＲＩＥ技術等によって、領域１１の導電膜１６の膜厚がｔ₂になるまで、この導電膜１６をエッチングする。

【００１４】次に、図２（ｂ）に示す様に、レジスト１７を除去し、リソグラフィ技術等を用いて導電膜１６をパターニングすることによって、領域１１の配線１２と領域１３の配線１４とを形成して、この第２実施例の配線を完成させる。

【００１５】この様な第２実施例では、領域１１の導電膜１６の膜厚をｔ₂にしてから配線１２、１４をパターニングしているので、この時の導電膜１６のオーバーエッチング量が、領域１３に比べて領域１１において相対的に多い。このため、配線密度が密な領域１１の配線１２の加工マージンが、第１実施例よりも高い。

【００１６】

【考案の効果】

本考案による配線では、層間絶縁膜の平坦化が容易であり全体として配線抵抗も低いので、信頼性も性能も高い半導体装置を実現することができる。

【図面の簡単な説明】

【図１】本考案の第１実施例を製造するための工程を順
次に示す側断面図である。

【図２】第２実施例を製造するための工程を順次に示す
側断面図である。

【図３】本考案の一従来例を示す側断面図である。

【符号の説明】

１１領域１２配線１３領域１４配線１６導電膜

Claims

【実用新案登録請求の範囲】

【請求項１】同一層の導電膜から成っている配線のうち
で、配線密度が相対的に密な領域における部分の膜厚が
相対的に薄く、前記配線密度が相対的に粗な領域におけ
る部分の膜厚が相対的に厚い配線。