JPH05235736A

JPH05235736A - 半導体集積回路装置

Info

Publication number: JPH05235736A
Application number: JP4030367A
Authority: JP
Inventors: Shiyuuko Tanifuji; 修子谷藤; Takashi Akioka; 隆志秋岡; Akihiro Tanba; 昭浩丹波; Masatake Nametake; 正剛行武; Yutaka Kobayashi; 裕小林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-02-18
Filing date: 1992-02-18
Publication date: 1993-09-10
Anticipated expiration: 2015-11-27
Also published as: JP3111592B2

Abstract

(57)【要約】【目的】半導体装置において、多入力論理ゲート回路の
入力容量を増加させることなく高駆動能力を持ち、遅延
時間を短縮して、動作速度を向上させる。【構成】出力段の素子に少なくとも１つのＭＯＳを用
い、その前段に論理Ｇ１，Ｇ２を持つことにより、Ｇ
１，Ｇ２の論理しきい値を独立に異ならせることによ
り、出力段のＳ１，Ｓ２のスイッチング速度を制御する
とともに、論理Ｇ１，Ｇ２の入力容量にかかわらずＳ２
のゲートを設定できることから、Ｓ２を大きくし、オン
抵抗を低くした。【効果】上記の構成により、遅延時間の短縮とともに、
出力振幅がＶ２まで確実に振幅し、レイアウト面積の小
さいゲートが得られ、本発明を適用した半導体装置の動
作速度が向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
かかり、とくに、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳ
トランジスタを相補的に接続したＣＭＯＳ回路の後段に
バイポーラトランジスタ回路やＭＯＳトランジスタ回路
を組み合わせた構造の半導体集積回路装置に関するもの
である。

【０００２】

【従来の技術】Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯ
Ｓと略する）とＮ型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓと略する）とを相補的に接続したＣＭＯＳ回路の後段
にNPN型トランジスタ（以下、単にＮＰＮと略する）と
ＮＭＯＳとを相補的に接続してなる論理回路を組み合わ
せた、いわゆるBiNMOS回路（１）や、ＰＭＯＳとNMOSを
相補的に接続したＣＭＯＳ回路の後段にＮＰＮとＰＮＰ
型トランジスタとを相補的に接続してなる相補型バイポ
ーラ論理回路を組み合わせた、いわゆるCBiCMOS回路
（２）などの半導体集積回路装置が研究されている。

【０００３】従来のBiNMOS構造の例えば特開昭57−1411
28号に示されているような２入力ＮＡＮＤ回路は、ＰＭ
ＯＳとＮＭＯＳは相補的に接続されＣＭＯＳを構成し、
ＮＰＮと出力立ち下げ用のＮＭＯＳは相補的に接続され
ている。このような構成では、出力たち下げのＮＭＯＳ
は、２つ直列に接続されることから、出力の負荷容量放
電時の、オン抵抗が高くなり、ＮＰＮを用いた立ち上が
りの遅延時間に比べて、遅延時間は大きくなる。出力の
駆動能力を上げるためには、直列に接続されたＮＭＯＳ
を大きくしなければならない。そのため、一入力のゲー
ト容量が大きくなってしまい、前段に駆動能力の大きい
ゲートを用いなければならなかった。また、このような
構成では、論理しきい値は、１つであり、立ち上がりを
速くすると立ち下がりが遅くなり、立ち下がりを速くす
ると立ち上がりが遅くなるという遅延時間のアンバラン
スがあった。

【０００４】

【発明が解決しようとする課題】上記BiNMOSに関する従
来技術では、多入力のＮＡＮＤゲート回路を構成した場
合、ＮＭＯＳが直列に接続され、オン抵抗が高く、出力
電位立ち上げのＮＰＮより、出力負荷の駆動が遅くなる
問題がある。またそれを解決するためには引き抜き用Ｍ
ＯＳのゲート幅を大きくせねばならず、入力ゲート容量
が大きくなってしまい、前段のゲートにとって不利であ
るという問題がある。更に、高速化を狙う場合、立ち上
がりを速くしようとすると、ＣＭＯＳの論理しきい値を
高くしてＮＰＮのオンを早めると、ＮＭＯＳがオンした
状態と重なり大きく貫通電流がながれ、立ち下がりは遅
くなるという問題がある。

【０００５】そこで例えば、C−BiCMOS 回路の構成で特
開平1−238218 号公報には、出力電位の立ち上げに寄与
するＮＰＮを駆動するＣＭＯＳインバータの論理しきい
値を高めに設定し、出力電位の立ち下げに寄与するＰＮ
Ｐを駆動するＣＭＯＳの論理しきい値を低めに設定する
ことで高速動作が実現されることが示されている。しか
しながら、C−BiCMOS 回路は、論理しきい値を高くした
ＣＭＯＳと、論理しきい値を低くしたＣＭＯＳとが相補
的に接続されたバイポーラトランジスタに接続されるた
めに、ＮＰＮとＰＮＰがともにオンした状態になりやす
いため、貫通電流が大きくながれ、１ゲートの消費電力
が増大する問題がある。また、バイポーラトランジスタ
を出力駆動段に用いているために、出力の信号振幅は入
力の信号振幅より小さくなってしまうし、ベース−エミ
ッタ間にかかる電圧がＶ_BEより小さくなると、バイポー
ラトランジスタがオフして出力電位が浮いている状態に
なる欠点があった。

【０００６】また、ＰＮＰはＮＰＮよりプロセス的に高
性能のものを作るのが難しく、アイソレーション領域も
別にとらねばならないため、面積的にも大きな素子にな
る。本発明は、上記した従来技術の問題点を解決し、入
力ゲート容量を増加させることなく多入力論理回路でも
高速で、高駆動力の半導体集積回路装置を提供すること
にある。

【０００７】

【課題を解決するための手段】本発明の概念を図１に示
す。

【０００８】上述した目的を達成するために、本発明で
は以下のような手段を講じた。

【０００９】（１）出力を立ち下げる素子Ｓ２と出力を
立ち上げる素子Ｓ１の前段で、入力が共通のＣＭＯＳま
たはバイポーラＣＭＯＳ複合構造の回路Ｇ２およびＧ１
で論理をとり、それぞれの前段回路Ｇ２とＧ１とで、論
理しきい値を変化させる。（２）出力駆動段に用いられるＭＯＳを、出力を駆動す
る前段の論理回路に用いる入力を受けるＭＯＳに比べて
十分大きくした。

【００１０】また、上述した目的を達成するために、本
発明では以下のような手段も提案する。

【００１１】（３）出力駆動段と、出力を駆動する前段
の論理回路との間に、出力から入力をとり、両オン状態
を防ぐ回路を設けた。

【００１２】（４）出力駆動段と、出力を駆動する前段
の論理回路との間に、出力を駆動する前段の論理回路の
出力から入力をとる両オン状態を防ぐ回路を設けた。

【００１３】以上の方法により、高速化を図った。

【００１４】

【作用】図２を例にして以下に作用を説明する。図２
は、本発明を３入力ＮＡＮＤ回路に適用した例である。

【００１５】図２に示すように、出力段前段の第一の出
力駆動段の構成は、ＰＭＯＳ１，２，３のソースを電源
電圧Ｖ１に並列に接続し、ＰＭＯＳ１，２，３のドレイ
ンがＮＭＯＳ１のドレインと並列に接続され、ＮＭＯＳ
１′のソースがＮＭＯＳ２′のドレインに接続され、Ｎ
ＭＯＳ２′のソースがＮＭＯＳ３′のドレインに接続さ
れ、ＮＭＯＳ３′のソースがアース電源Ｖ２に接続さ
れ、３つの入力端ＩＮ１，ＩＮ２，ＩＮ３を有し、ＩＮ
１は、ＰＭＯＳ１，ＮＭＯＳ１′のゲートに接続され、
ＩＮ２は、ＰＭＯＳ２，ＮＭＯＳ２′のゲートに接続さ
れＩＮ３は、ＰＭＯＳ３，ＮＭＯＳ３′のゲートに接続
され、３入力のＣＭＯＳＮＡＮＤ回路（以下、このよう
な構成の回路を３入力ＮＡＮＤ回路という）Ｇ１を構成
している。

【００１６】出力段前段の第二の出力駆動段の構成は、
ＰＭＯＳ４，５，６のソースを電源電圧Ｖ１に並列に接
続し、ＰＭＯＳ４，５，６のドレインがＮＭＯＳ４のド
レインと並列に接続され出力となり、ＮＭＯＳ４′のソ
ースがＮＭＯＳ５′のドレインに接続され、ＮＭＯＳ
５′のソースがＮＭＯＳ６′のドレインに接続され、Ｎ
ＭＯＳ６′のソースがアース電源Ｖ２に接続され、３つ
の入力端ＩＮ１，IN2,ＩＮ３を有し、ＩＮ１は、ＰＭＯ
Ｓ４，ＮＭＯＳ４′のゲートに接続され、IN2は、ＰＭ
ＯＳ５，ＮＭＯＳ５′のゲートに接続されＩＮ３は、Ｐ
ＭＯＳ６，ＮＭＯＳ６′のゲートに接続され、３入力の
CMOSNAND回路Ｇ３を構成している。Ｇ３の出力はＰＭＯ
Ｓ７のソースを電源電圧Ｖ１に接続し、ＮＭＯＳ７′の
ソースをアース電源Ｖ２に接続し、ＰＭＯＳ７とＮＭＯ
Ｓ７′のドレインを相補的に接続したインバータの入力
として、ＰＭＯＳ７とＮＭＯＳ７′のゲートに接続し、
そのドレイン出力を出力としたＣＭＯＳ論理回路部分Ｇ
２を構成している。ここで第一の出力駆動段と第二の出
力駆動段の入力は共通である。

【００１７】出力段は、電源電圧Ｖ１にＮＰＮＱ１をコ
レクタ接続し、ＮＰＮＱ１のエミッタを、NMOS11のドレ
インに接続して出力ＯＵＴとし、NMOS11のソースをアー
ス電源Ｖ２に接続しており、ＮＰＮＱ１のベースが前記
第一の出力駆動回路Ｇ１の出力に接続され、NMOS11のゲ
ートが、前記第二の出力駆動回路の出力に接続された構
成である。

【００１８】以上の構成により、３入力のＮＡＮＤゲー
トを構成している。上述の、出力段が、出力立ち上げに
ＮＰＮＱ１を用い、出力立ち下げにNMOS11を用いる構成
において、出力段を駆動する前段に入力が同じであり、
論理部分を持つ回路Ｇ１，Ｇ２を有しているゲート回路
において、上記した（１）のように出力を立ち上げるＮ
ＰＮＱ１を制御する回路Ｇ１の論理しきい値を電源電圧
の２分の１の電圧より高くすることにより、ＮＰＮＱ１
のオンを早くし高速に出力が立ち上がる。また出力を立
ち下げるNMOS11を制御する回路Ｇ２の論理しきい値を電
源電圧の２分の１の電圧より低くすることにより、NMOS
11のオンを速くし、高速に出力が立ち下がる。また上記
した（２）により、出力段のＮＭＯＳと論理をとるＭＯ
Ｓとを別にすることにより、出力段のＮＭＯＳのオン抵
抗を下げることが可能となり高速に出力を立ち下げるこ
とができる。また出力時間を短縮でき、かつ入力容量は
前段の制御回路Ｇ２のゲートを出力立ち下げ用のＭＯＳ
より小さくすることができるため、論理ゲート全体の入
力容量を小さくすることが可能となりゲート前段に対し
て有利になる。

【００１９】従って、このようにすることにより、出力
の立ち下がり，立ち上がりとも高速に作動し、出力の引
き抜き素子のオン抵抗を下げることができ出力駆動能力
を上げ、入力ゲート容量を増加させることなく多入力論
理回路でも高速で、高駆動力の半導体集積回路装置を提
供できることになる。また、出力段にＭＯＳトランジス
タを用いることにより、出力振幅が、Ｖ２まで確実にと
れることになり、次段の駆動も有利になり、プロセスも
単純で、出力にノイズが入っても安定な回路が得られる
ことになる。

【００２０】

【実施例】まず初めに本発明の動作原理について実施例
１を用いて説明する。前記図２に示した３入力ＮＡＮＤ
回路において、出力段は、電源電圧にコレクタを接続
し、ベースをＣＭＯＳ回路の出力に接続し、エミッタを
出力に接続したＮＰＮと、ゲートにＣＭＯＳ回路の出力
を接続し、ドレインを出力に接続し、ソースを接地した
ＮＭＯＳによって構成され、また、ＣＭＯＳ回路の３入
力ＮＡＮＤ回路Ｇ１の出力をＮＰＮＱ１のベースに接続
し、ＣＭＯＳ回路の３入力ＮＡＮＤ回路Ｇ３と、出力反
転のためのＰＭＯＳ８とＮＭＯＳ８′を相補的に接続し
インバータにより、ＡＮＤ回路Ｇ２を構成し、その出力
をNMOS11のゲートに接続している。そのＣＭＯＳ回路の
３入力ＮＡＮＤ回路Ｇ１の論理しきい値が電源電圧の２
分の１の電圧よりも高く設定され、ＣＭＯＳ回路の３入
力ＮＡＮＤ回路Ｇ２の論理しきい値は電源電圧の２分の
１よりも低く設定されている。ゲートの論理しきい値が
電源電圧の２分の１の電圧よりも高い場合、出力が早く
立ち上がり，立ち下がりが遅くなる。また、ゲートの論
理しきい値が電源電圧の２分の１の電圧よりも低い場
合、出力が早く立ち下がり，立ち上がりがおそくなる。
このため、論理しきい値の電源電圧の２分の１の電圧よ
りも高いＧ１は、早く立ち上がり、ＮＰＮのベースを
“Ｈ”にし、ＮＰＮがオンして、出力は素速く立ち上が
る。そして、論理しきい値の低いＧ３は、早く立ち下が
り、インバータを介して信号反転しNMOS11のゲート電位
を素速く立ち上げ、ＮＭＯＳがオンして、出力が立ち下
がりが早くなる。ここで、NMOS11は、入力容量に関係な
く大きくできるから、NMOS11の電流駆動能力は大きくで
き、立ち下がりがさらに高速化できることになる。

【００２１】このように、出力段前段で、出力立ち下げ
用素子と出力立ち上げ用素子の論理をとる制御回路を別
々に持つことにより、論理しきい値を適切に変化させる
高速化が可能となり、かつ出力駆動用のＭＯＳを直列に
接続しないため、オン抵抗を下げることができ、さらに
高速化ができるものである。

【００２２】以下、本発明の実施例を詳細に説明する。

【００２３】前記図２に示した回路構成において、ＭＯ
Ｓは全てゲート長Ｌ＝０.３５μｍであり、ゲート幅
はＰＭＯＳ１，２，３が、１０μｍ、ＮＭＯＳ１′，
２′，３′が４μｍ、ＰＭＯＳ４，５，６が、２μｍ、
ＮＭＯＳ４′，５′，６′が１０μｍで、１入力に対す
る入力容量は３１.５ｆＦである。ＣＭＯＳＧ１の出
力はＱ１なるＮＰＮのベースに入力され、ゲート幅５
μｍのＰＭＯＳ７とゲート幅１μｍのＮＭＯＳ７′から
なるＣＭＯＳインバータの出力はゲート幅３０μｍのNM
OS11のゲートに入力される。また出力端には、負荷容量
Ｃ＝２ｐＦが付いている。電源電圧ＶＣＣ(例えばＶＣ
Ｃ＝３.３Ｖ）、アース電源ＶＥＥ（例えばＶＥＥ＝０
Ｖ）であり、上のＣＭＯＳ（Ｇ１）の出力端Ａの論理し
きい値電圧ＶＬＴ（１）＝１.７６Ｖ、下のＣＭＯＳ
（Ｇ２）の出力端Ｂの論理しきい値電圧ＶＬＴ（２）＝
１.０６Ｖのように、Ｇ１よりＧ２の論理しきい値電圧
が電源電圧の２分の１の電圧を隔てて低く設定されてい
る。その差ΔＶＬＴは上記回路では例えば０.７Ｖであ
る。入力端子ＩＮには電源ＶＣＣ(例えば３.３Ｖ)とア
ース電源ＶＥＥ（例えば０Ｖ）間を論理振幅として動作
する信号が入力されるようになっている。本発明による
３入力ＮＡＮＤゲートは、この時、上下のＣＭＯＳであ
るＧ１，Ｇ２の論理しきい値電圧を別々に設定すること
によって得られるΔＶＬＴを変化させることと、出力段
のNMOS11を大きくしてオン抵抗を下げたことにより、低
電源電圧において高速なＮＡＮＤゲートして動作する。
また、インバータ回路，２入力ＮＡＮＤ回路、その他４
入力以上のＮＡＮＤ回路でも同様に適用できる。Ｇ１，
Ｇ２は、論理をとれるゲートであれば、NAND回路，ＮＯ
Ｒ回路，ＡＮＤ回路，ＯＲ回路，インバータ回路などか
ら、同じものも含み、どの組合せでも良い。

【００２４】図３は、ＮＰＮの出力をフル振幅させるた
めの抵抗として、ゲートを接地し、ソースをＮＰＮのベ
ースに接続し、ドレインをエミッタに接続したPMOS12を
設けた２入力ＮＡＮＤ回路の例である。この１２のＰＭ
ＯＳは、ＰＮＰのベースと出力間の抵抗であっても良
い。

【００２５】図４は、本発明を適用した３入力ＡＮＤ回
路を実施例２として示す。

【００２６】出力段は、電源電圧にコレクタを接続し、
ベースをＣＭＯＳ回路の出力に接続し、エミッタを出力
に接続したＮＰＮと、ゲートにＣＭＯＳ回路の出力を接
続し、ドレインを出力に接続し、ソースを接地したＮＭ
ＯＳによって構成され、また、ＣＭＯＳ回路の３入力Ｎ
ＡＮＤ回路Ｇ１１の出力を出力反転のためのインバータ
により、ＡＮＤ回路Ｇ１２を構成しその出力をNPNQ11の
ベースに接続し、CMOS回路の３入力ＮＡＮＤ回路Ｇ１３
の出力をNMOS21のゲートに接続している。そのＣＭＯＳ
回路の３入力ＮＡＮＤ回路Ｇ１１の論理しきい値が電源
電圧の２分の１の電圧よりも低く設定され、ＣＭＯＳ回
路の３入力ＮＡＮＤ回路Ｇ１３の論理しきい値は電源電
圧の２分の１の電圧よりも高く設定されている。ゲート
の論理しきい値が高い場合は、立ち下がりが遅くなる
が、出力が早く立ち上がる。また、ゲートの論理しきい
値が電源電圧の２分の１の電圧よりも低い場合、出力が
早く立ち下がり、立ち上がりがおそくなる。このため、
入力の立ち上がりに対して、論理しきい値の電源電圧の
２分の１の電圧よりも低いＧ１１は早く立ち下がり、出
力反転のインバータを経てＮＰＮのベースを“Ｈ”に
し、ＮＰＮがオンして、出力は素速く立ち上がる。そし
て、出力の立ち下がりに対して、論理しきい値の電源電
圧の２分の１の電圧よりも高いＧ１３は早く立ち上がり
NMOS21のゲート電位を素速く立ち上げ、ＮＭＯＳがオン
して、出力が立ち下がりが早くなる。ここで、NMOS21
は、入力容量に関係なく大きくできるから、NMOS21の電
流駆動能力を大きくでき、立ち下がりがさらに高速化で
き、高速動作が得られる。

【００２７】以上のように低電源電圧において高速なＡ
ＮＤゲートとして動作する。また、非反転バッファ，２
入力、その他４入力以上のＡＮＤ回路でも同様に適用で
きる。

【００２８】第３の実施例を図５に示す。図２の回路に
加えて、ソースをＶ２、ドレインを出力立ち下げ用NMOS
11のゲートに接続されているNMOS13を有し、出力から、
ＰＭＯＳ８とＮＭＯＳ８′を相補的に接続したインバー
タを経て、その出力が、NMOS13のゲートに接続されてい
る。

【００２９】この回路の動作は以下のように説明でき
る。出力から、信号をとって、PMOS8とＮＭＯＳ８′を
相補的に接続したインバータにより逆転した信号をNMOS
13のゲートに入力し、出力が完全に“Ｌ”になってか
ら、強制的にNMOS11のゲート電圧を下げ、NMOS11をオフ
にする。このようにするとＮＰＮＱ１のベースが“Ｈ”
になってＱ１がオンしても貫通電流が流れることがな
く、速やかに出力電位が立ち上がる。出力が“Ｌ”にな
ったときだけNMOS13はオンするので立ち上がり時には影
響しない。この時、ＰＭＯＳ８とＮＭＯＳ８′からなる
インバータの論理しきい値は、任意に設定できるが、出
力がフローティング状態になるのを避けるために、論理
しきい値は電源電圧の２分の１の電圧よりも低くする。

【００３０】またPMOS12により、出力立ち上がり時に出
力がフル振幅するようにしてある。１２は抵抗でも良
く、任意に変更することが可能であり、無くても良い。

【００３１】図６は２入力ＮＡＮＤ回路の例である。

【００３２】他の実施例として、図７，図８について説
明する。

【００３３】図７は、図２の回路に加えて、ドレインが
Ｑ１のベースに接続し、NMOS11のゲート電位にゲートを
接続し、ソースをＶ２に接続したNMOS16と、ドレインを
NMOS11のゲートに接続し、ゲートをＱ１のベースに接続
し、ソースをＶ２に接続したNMOS17を具備したものであ
る。出力立ち下がり時、NMOS11のゲート電位が“Ｈ”に
なると、ドレインがＱ１のベースに接続されたNMOS16を
オンさせることによりＱ１のベース電位を下げ、Ｑ１を
オフさせて貫通電流を防ぐ。出力立ち上がり時は、NMOS
11のゲートにドレインを接続されたNMOS17のゲートにＱ
１のベース電位を入力することにより、Ｑ１のベース電
位が“Ｈ”になるとNMOS17がオンして、NMOS11のゲート
電位を下げてNMOS11をオフにすることにより、貫通電流
が流れることなく高速に出力が立ち下がることを特徴と
する。

【００３４】図８は、図２の回路に加えて、NMOS14のソ
ースとNMOS15のドレインを直列に接続し、NMOS14のドレ
インをNMOS11のゲートに接続し、ゲートをＱ１のベース
に接続し、NMOS15のソースをＶ２に接続し、ゲートをNM
OS11のゲートに接続したものを具備している。

【００３５】出力が“Ｌ”から“Ｈ”になる場合、NMOS
11のゲート電位が、“Ｈ”の間はNMOS11がオンしたまま
であるので、Ｑ１のベース電位が“Ｈ”になると同時に
NMOS14がオンし、NMOS15もオンしてNMOS11のゲート電位
を下げてNMOS11をオフにすることにより、貫通電流が流
れることなく高速に出力が立ち下がることを特徴とす
る。

【００３６】図９は図２の回路に加えて、NMOS16のソー
スとNMOS17のドレインを直列に接続し、NMOS16のドレイ
ンをNMOS11のゲートに接続し、ゲートをＱ１のベースに
接続し、NMOS17のソースをＶ２に接続したものを具備
し、ゲートはインバータ１８の出力に接続され、インバ
ータ１８は、Ｑ１のベース電位を入力としている。また
１２はプルアップ用の抵抗であり、ＰＭＯＳでも良い。

【００３７】図２の構成では出力が“Ｌ”から“Ｈ”に
なる場合、Ｇ２の３入力ＮＡＮＤ回路の論理しきい値が
電源電圧の２分の１の電圧よりも低いため、NMOS11のゲ
ート電位が“Ｈ”の間はNMOS11がオンしたままであるの
で、Ｑ１のベース電位が早めに“Ｈ”になるとＱ１がオ
ンして貫通電流が流れる。そこで、NMOS11のゲート電圧
を下げるために、本実施例は、以下の作用をする。

【００３８】インバータ１８はＱ１のベース電位が
“Ｌ”のときNMOS17をオンさせているが、この時１６は
オフしている。Ｑ１のベース電位が“Ｈ”になり始める
と、１６はオンし始める。この時、インバータ１８の論
理しきい値を電源電圧の２分の１の電圧よりも高くする
ことによりインバータ１８の出力は立ち上がりが遅くな
るのでNMOS17はオフが遅くなり、NMOS11がオフするまで
NMOS17のゲート電位が下がらないため、NMOS16とNMOS17
が同時にオン状態となり、NMOS11のゲート電位をＱ１が
オンする前に下げることができる。また出力の立ち下が
り時すなわちNMOS11のゲート電位が“Ｌ”から“Ｈ”に
なる場合には、インバータ１８の論理しきい値を電源電
圧の２分の１の電圧よりも高くすることによりインバー
タ１８の出力は立ち上がりが早くなるのでＱ１のベース
電位が“Ｈ”になり始めてもNMOS17はオフしたままにな
り、NMOS16がオン状態であってもNMOS17のゲート電位が
下がらないため、NMOS16とNMOS17が同時にオン状態とな
らないから、NMOS11がオンするまで、NMOS11のゲート電
位が下がることはなく、速やかに出力が立ち下がること
になる。このため、消費電流が小さくなる。以上のよう
に、本実施例は貫通電流を押さえて高速な動作をするこ
とを特徴とする。

【００３９】次に、出力段にＰＭＯＳとＰＮＰを用いた
実施例４を示す。

【００４０】図１０Ａに出力立ち上げ素子にＰＭＯＳを
用い、出力立ち下げにＰＮＰを用いる３入力ＡＮＤ回路
の例を示す。出力段には、PMOS21がソースをＶ１に、ド
レインをＰＮＰＱ２のエミッタに接続し、ＰＮＰＱ２の
コレクタはＶ２（例えばアース電位）に接続している。
出力を制御する論理ゲートとしてＮＡＮＤ回路Ｇ２１と
ＡＮＤ回路Ｇ２２を有し、Ｇ２１の出力は、PMOS21のゲ
ートに接続されている。Ｇ２２の出力は、Ｑ２のベース
に接続され、出力とＱ２のベース間には出力プルダウン
用素子２２が接続され、ＭＯＳ２１のゲートには、貫通
電流を防ぐための回路２３を具備している。図１０Ｂに
図１０Ａのプルダウン素子２２と貫流電流を防ぐ回路２
３の一例を示す。このとき２３のインバータの出力の論
理しきい値は、電圧振幅の１／２よりも低く設定されて
いる。またプルダウン用素子は出力と電源Ｖ₂間に接続
されてもよい。

【００４１】ＮＡＮＤ回路Ｇ２１の論理しきい値は電源
電圧の２分の１の電圧よりも低く設定され、Ｇ２１の出
力の立ち下がりが早くなるから、PMOS21のオンが早くな
り、出力は速やかに立ち上がる。また、Ｇ２２を構成す
るＮＡＮＤ回路とインバータにおいて、ＮＡＮＤ回路の
論理しきい値を電源電圧の２分の１の電圧よりも高くす
ることにより、ＮＡＮＤ回路の立ち下がりが早くなり、
Ｑ２のベース電位の立ち上がりが早くなるので、Ｑ２は
速やかにオンして、立ち下がりが速くなる。この時出力
電位はＶ１から決まるのでノイズに対して安定である。

【００４２】図１１は、３入力ＮＡＮＤゲートの例であ
る。図１０Ａ又はＢの出力段前段の駆動段が、PMOS21の
ゲートにＡＮＤ回路Ｇ３１が接続されたもので、Ｇ３１
を構成するＮＡＮＤ回路とインバータにおいて、ＮＡＮ
Ｄ回路の論理しきい値を電源電圧の２分の１の電圧より
も低くすることにより、Ｇ２１の出力の立ち下がりが早
くなるから、 PMOS21のオンが早くなり、出力は速やか
に立ち上がる。また、Ｇ３２を構成するＮＡＮＤ回路の
論理しきい値を電源電圧の２分の１の電圧よりも高くす
ることにより、ＮＡＮＤ回路の立ち下がりが早くなり、
Ｑ２のベース電位は早く下がり、Ｑ２は速やかにオンし
て、立ち下がりが速くなる。

【００４３】次に、出力段にＰＭＯＳとＮＭＯＳを用い
た実施例５を示す。

【００４４】図１２に出力立ち上げ素子にＰＭＯＳを用
い、出力立ち下げにＮＭＯＳを用いる３入力ＡＮＤ回路
の例を示す。出力段には、PMOS41がソースをＶ１に、ド
レインをNMOS42のドレインに接続し、NMOS42のソースは
Ｖ２（例えばアース電位）に接続している。出力を制御
する論理ゲートとしてＮＡＮＤ回路Ｇ４１とＡＮＤ回路
Ｇ４２を有し、Ｇ４１の出力は、PMOS21のゲートに接続
され、Ｇ４２の出力は、NMOS42のゲートに接続されてい
る。

【００４５】ＮＡＮＤ回路Ｇ４１の論理しきい値は電源
電圧の２分の１の電圧よりも低く設定され、Ｇ２１の出
力の立ち下がりが早くなるから、PMOS21のオンが早くな
り、出力は速やかに立ち上がる。また、Ｇ４２を構成す
るＮＡＮＤ回路とインバータにおいて、ＮＡＮＤ回路の
論理しきい値を電源電圧の２分の１の電圧よりも高くす
ることにより、ＮＡＮＤ回路の立ち下がりが早くなり、
NMOS42のゲート電位の立ち上がりが早くなるので、NMOS
42は速やかにオンして、立ち下がりが速くなる。ＭＯＳ
を用いているため出力はフル振幅し、この時、出力電位
はＶ１，Ｖ２から決まるのでノイズに対して安定であ
る。

【００４６】図１３は出力立ち上げ素子にＰＭＯＳを用
い、出力立ち下げにＮＭＯＳを用いる３入力ＮＡＮＤ回
路の例を示す。図１２の出力段前段の駆動段において、
PMOS41のゲートにＡＮＤ回路Ｇ５１が接続され、Ｇ５１
を構成するＮＡＮＤ回路とインバータにおいて、ＮＡＮ
Ｄ回路の論理しきい値を電源電圧の２分の１の電圧より
も低くすることにより、Ｇ５１の出力の立ち下がりが早
くなるから、PMOS41のオンが早くなり、出力は速やかに
立ち上がる。また、Ｇ５２を構成するＮＡＮＤ回路の論
理しきい値を電源電圧の２分の１の電圧よりも高くする
ことにより、ＮＡＮＤ回路の立ち下がりが早くなり、NM
OS42のゲート電位は早く下がり、NMOS42は速やかにオン
して、立ち下がりが速くなる。

【００４７】次に、実施例６として、実施例３における
図５のような出力がフローティングするような回路の出
力にラッチ回路を設けたものを図１４に示す。ラッチを
設けたために、ＮＰＮＱ１，NMOS11ともにオフ状態の時
に出力にノイズが入っても安定である。実施例３におけ
る図６から９にも同様に適用できる。

【００４８】実施例７として、図２２に示すような出力
段に出力立ち上げ用素子として、ＮＰＮＱ１を、出力立
ち下げ素子としてNMOS11を備えている論理ゲート回路を
示す。ＮＰＮＱ１のエミッタをNMOS11のドレインに接続
し、出力としている。

【００４９】ＮＰＮＱ１は、電源電圧Ｖ１にコレクタを
接続し、ベースに、論理しきい値を電源電圧の２分の１
の電圧よりも高く設定した３入力ＮＡＮＤのＣＭＯＳ回
路Ｇ７１の出力が接続されている。ＮＭＯＳ１１は、ソ
ースをアース電位Ｖ２に接続し、ゲートは、ＣＭＯＳ論
理ゲートＧ７１の出力が入力となるＣＭＯＳインバータ
７２の出力に接続されている。この回路は、論理回路Ｇ
７１の論理しきい値電圧が、電源電圧の２分の１の電圧
よりも高く設定されているために、ＮＰＮＱ１のベース
電位が早く立ち上がるため、高速に出力が立ち上がる。
出力の立ち下がり時には、インバータ７２の論理しきい
値を電源電圧の２分の１の電圧よりも高くして、７２の
出力すなわちNMOS11のゲート電圧を速やかに上昇させ、
NMOS11をオンさせて高速に出力が立ち下がる。

【００５０】実施例８として、図２３に示すような出力
段に出力立ち上げ用素子として、PMOS21を、出力立ち下
げ素子としてＰＮＰＱ２を備えている論理ゲート回路を
示す。PMOS21は、ソースを電源電圧Ｖ１に接続し、ゲー
トは、ＣＭＯＳ論理ゲートＧ８１の出力が入力となるＣ
ＭＯＳインバータ８３の出力に接続されている。

【００５１】ＰＮＰＱ２のエミッタをPMOS21のドレイン
に接続し、出力としている。PNPQ2 は、アース電位Ｖ２
にコレクタを接続し、ベースに、論理しきい値を電源電
圧の２分の１の電圧よりも低く設定した３入力ＮＡＮＤ
のＣＭＯＳ回路Ｇ８１の出力が接続されている。この回
路は、論理回路Ｇ８１の論理しきい値電圧が、電源電圧
の２分の１の電圧よりも低く設定されているために、Ｐ
ＮＰＱ２のベース電位が早く立ち下がるため、高速に出
力が立ち下がる。出力の立ち上がり時には、インバータ
８３の論理しきい値を電源電圧の２分の１の電圧よりも
低くして、８３の出力すなわちPMOS21のゲート電圧を速
やかに下げ、PMOS21をオンさせて高速に出力が立ち下が
る。

【００５２】また、出力段がMOSFET，バイポーラトラン
ジスタの場合を例にしたが、JFET又はMESFET，ＳＩＴ等
でも同じ効果を得ることができる。

【００５３】図２１は、図２に示す本発明の回路を、Ｓ
ｉ基板上に形成した場合の断面構造を示した１例であ
る。Ｐ基板上にＰウェル，Ｎウェル相を形成し、その上
にそれぞれＮＭＯＳ，ＰＭＯＳ，ＮＰＮを形成する。そ
れぞれの素子は、微細な金属配線層によって、互いに接
続されるが、ここでは簡単のために実線にて接続関係を
表している。金属配線層は１層とは限らず、必要に応じ
て互いに絶縁層を介して電気的に分離された第２層，第
３層等の多層配線層によって接続される。このような構
造のものが同一シリコン基板上に多数形成され、お互い
を例えば第２層目，第３層目の金属配線層によって接続
し、１つのシステムあるいはその１部を構成する。

【００５４】図２４は図２に示した回路の平面レイアウ
トパターンの１例である。３入力ＮＡＮＤ回路部分のＰ
ＭＯＳのとなりにＰＮＰを並べて、第一の電源電圧Ｖ１
の給電部側にレイアウトし、３入力ＮＡＮＤ回路部分の
ＮＭＯＳと出力立ち下げ用のドライバＮＭＯＳをまとめ
て第二の電源電圧Ｖ２（例えばアース電位）側にレイア
ウトしている。

【００５５】図１６に、デコーダ回路の一例を示す。該
当論理回路部分Ｌ１からＬ８や、それらとインバータで
構成されるＡＮＤ回路部分などに本発明を適用すると高
速なデコーダ回路が得られる。また、図１５は、例えば
入力バッファ部から、Ｌ５のＤ０からＤ１５の１６個の
論理ゲートを接続したところである。ここで入力バッフ
ァＢ０からＢ３は、例えば、図１７に示すようなＴＴＬ
入力バッファ、図１８に示すようなＥＣＬ入力バッファ
でもよい。

【００５６】図２０に、本発明をメモリに適用した実施
例を示す。この図は、一般的なメモリの全体ブロック図
である。メモリの高速化には、センス回路２１２，デコ
ーダ回路２１１および２０９、出力バッファ２１３の高
速化が望まれる。そこで、本発明を上述の回路部に適用
することにより、より高速で、消費電力の少ないLSIメ
モリが得られる。これは、ＳＲＡＭ，ＤＲＡＭ，ＲＯＭ
など、どのメモリLSIにも適用できる。

【００５７】図１９に、本発明をマイクロプロセッサに
適用した実施例を示す。この図は一般的なマイクロプロ
セッサの内部構造を示したものである。

【００５８】マイクロプロセッサは、周知のように、命
令受け取り用のＣ−キャッシュメモリ２０１，命令デコ
ーダ部２０５，デコーダ部の出力信号に基づいて演算処
理を実行するデータストラクチャ (Data Structure：Ｄ
Ｓ) マクロセル２０６，演算結果を格納するＤ−キャッ
シュメモリ２０２，演算後の次の命令をキャッシュメモ
リ２０１から読みだすためのアドレスを指定するコード
・トランスレーション・ルック・アサイド・バッファ(T
ranslation Look-aside Buffer：C-TLB)１０４，演算結
果の論理アドレスをＤ−キャッシュメモリ２０２の物理
アドレスに変換してデータ格納アドレスを指定するＤ−
ＴＬＢ２０３によって構成されている。

【００５９】本発明のゲート回路は、Ｃ−キャッシュメ
モリ２０１，命令デコーダ部２０５，ＤＳマクロセル２
０６，Ｄ−キャッシュメモリ２０２，Ｃ−ＴＬＢ２０
４，Ｄ−ＴＬＢ２０３，Ｄ−キャッシュメモリ２０２
のどの部分にも適用できるが、特にデコーダ部２０５
や、マクロセル，キャッシュメモリの律速な回路部分の
論理ゲートに、本発明のゲート回路を用いると、より低
消費電力で、高速なマイクロプロセッサが得られる。

【００６０】マイクロプロセッサの高速化のためには、
データキャッシュメモリ，命令キャッシュメモリの高性
能化が不可欠である。本発明を適用したゲート回路をデ
ータキャッシュメモリ，命令キャッシュメモリに用いる
ことにより、より消費電力が小さく、高速な性能を得る
ことができる。

【００６１】また、ゲートアレイなどのＡＳＩＣ(Appli
cation Specific Integreted Circuit)やマイコン
等のＩＣにおいても、少なくとも律速部分の論理ゲート
に本発明を用いることにより、より高速な高性能ＩＣが
得られる。

【００６２】以上、本発明の実施例を詳細に説明した
が、本発明は前記実施例に限定されず、特許請求の範囲
に記載された本発明を逸脱することなく、種々の小設計
変更を行うことが可能である。

【００６３】

【発明の効果】以上の説明から明らかなように、本発明
によれば、次のような効果が達成される。

【００６４】（１）ＭＯＳの前段に、論理をいれたこと
により、その論理しきい値を制御することによって出力
駆動のタイミングを立ち上がり，立ち下がりともに高速
化でき、遅延時間を短縮し、動作速度を高速化できるよ
うになる。

【００６５】（２）出力段のＭＯＳの前段に、論理をい
れたことにより、出力段のＭＯＳを、多入力でも直列に
接続することがなく、ＭＯＳを大きくしてオン抵抗を下
げることができ、バイポーラトランジスタと同様の性能
を得ることが可能となり、出力の電位変化が速やかに行
われ、遅延時間の短縮ができ、動作速度を更に高速化す
ることができる。

【００６６】（３）出力からフィードバックをかけるこ
とにより、貫通電流を防ぎ高速動作が可能となる。

【００６７】（４）出力の立ち上がり、または立ち下が
り時に、強制的に出力段を駆動する電圧を下げる回路を
設けることにより、貫通電流を低減し、高速な動作が得
られる。

【００６８】（５）出力にラッチ回路を設けることによ
り、出力フローティングを防ぐことができる。

【００６９】（６）出力段に少なくとも１個のＭＯＳを
用いることにより、出力振幅が必ずＶ１またはＶ２の電
位まで振幅し、出力のノイズに対して安定な回路が得ら
れる。

【００７０】（７）バイポーラトランジスタの数を減ら
すことが可能であり、そのため、１ゲート当りの占有面
積は小さくできるようになる。また、出力段より、入力
段のＭＯＳが小さいことから、１ゲート当りの占有面積
を小さくすることができるだけでなく、ゲートの１入力
のゲート容量も低減できるため、前段の駆動ゲートに有
利になり、より高速な動作が得られるようになる。

【００７１】（８）半導体メモリ，マイコン，ゲートア
レイ，プロセッサ等に本発明を適用した場合のデコーダ
回路，センス回路，出力バッファ等の論理部分の高速化
ができ、システムの高速動作が得られる。

【図面の簡単な説明】

【図１】本発明の概要図である。

【図２】本発明の第１の実施例の構成を示した図であ
る。

【図３】本発明の第１の実施例の構成を示した図であ
る。

【図４】本発明の第２の実施例の構成を示した図であ
る。

【図５】本発明の第３の実施例の構成を示した図であ
る。

【図６】本発明の第３の実施例の構成を示した図であ
る。

【図７】本発明の第３の実施例の構成を示した図であ
る。

【図８】本発明の第３の実施例の構成を示した図であ
る。

【図９】本発明の第３の実施例の構成を示した図であ
る。

【図１０】本発明の第４の実施例の構成を示した図であ
る。

【図１１】本発明の第４の実施例の構成を示した図であ
る。

【図１２】本発明の第５の実施例の構成を示した図であ
る。

【図１３】本発明の第５の実施例の構成を示した図であ
る。

【図１４】本発明の第６の実施例の構成を示した図であ
る。

【図１５】本発明を適用したデコーダ回路の構成を示し
た図である。

【図１６】本発明を適用したデコーダ回路の構成を示し
た図である。

【図１７】入力バッファの一例を示した図である。

【図１８】入力バッファの一例を示した図である。

【図１９】本発明を適用したプロセッサの構成を示した
図である。

【図２０】本発明を適用した半導体メモリのブロック図
である。

【図２１】本発明のデバイス構造の断面の一例である。

【図２２】本発明の第７の実施例の構成を示した図であ
る。

【図２３】本発明の第８の実施例の構成を示した図であ
る。

【図２４】本発明の第１の実施例のレイアウトパターン
の一例を示した図である。

【符号の説明】

Ｂ０〜Ｂ３…入力バッファ回路、１〜８，１２，Ｐ１〜
Ｐ４，１３０〜１４０…ＰＭＯＳ、１′〜８′，Ｎ１〜
Ｎ４，１１，１３〜１５，４２，１０１〜121…NMOS、
Ｇ１，Ｇ２，Ｇ２１，Ｇ２２，Ｇ１２，Ｇ１３，Ｇ３
１，Ｇ３２，G41,Ｇ４２，Ｇ５１，Ｇ５２，Ｇ７１，Ｇ
８１…出力段駆動用論理回路、Ｌ１〜Ｌ８…ＮＡＮＤゲ
ート、Ｑ１，Ｑ１１，１４１〜１５３…ＮＰＮトランジ
スタ、Ｓ１，Ｓ２…出力段素子、Ｔ１…電源端子、Ｖ１
…電源電圧、Ｔ２…リファレンス電源、Ｑ２…ＰＮＰト
ランジスタ、Ｖ２…アース電源、Ｄ３〜Ｄ１５…デコー
ダ部論理ゲート、Ｇ３，Ｇ１１…３入力ＮＡＮＤ回路、
１０，１８，６０，６１，７１〜８０，８３…ＣＭＯＳ
インバータ、１２…プルアップ用抵抗、２２…プルダウ
ン用抵抗、２３…電位制御用回路、６２…ラッチ、３０
０…第一層金属配線、３１０…第二層金属配線、３２０
…電源電圧、３５０…アース電源、３６０…第一ゲー
ト、ＩＮ，ＩＮ１，ＩＮ２，ＩＮ３…入力端子、ＯＵＴ
…出力端子、ＥＮＢＬ…イネーブル信号端子。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０３Ｋ 19/08 Ａ 8941−5Ｊ (72)発明者行武正剛茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者小林裕茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内

Claims

【特許請求の範囲】

【請求項１】論理ゲート回路を備えた半導体集積回路装
置において、前記論理ゲート回路は、出力段と、この出力段を駆動す
るための論理機能を有する駆動段とを有し、前記出力段には、第１の電圧源と出力との電流経路を形
成する第１のスイッチング機能を持つ素子と、第２の電
圧源と出力との電流経路を形成する第２のスイッチング
機能を持つ素子を有し、前記第１及び第２のスイッチング機能を持つ素子は、少
なくとも１つがＭＯＳトランジスタであり、前記論理機能を有する駆動段には、前記第１及び第２の
スイッチング機能を持つ素子をそれぞれ駆動する第１及
び第２の駆動段を備え、前記第１及び第２の駆動段は、入力を共通とし、論理し
きい値を異ならせていることを特徴とする半導体集積回
路装置。
【請求項２】請求項１において、出力段のＭＯＳトラン
ジスタを駆動する駆動段は複数のＭＯＳトランジスタを
含んで構成され、前記出力段のＭＯＳトランジスタのゲ
ート幅及びゲート長の少なくとも一方が、前記駆動段を
構成するＭＯＳトランジスタよりも大きいことを特徴と
する半導体集積回路装置。
【請求項３】論理ゲート回路を備えた半導体集積回路装
置において、前記論理ゲート回路は、出力段と、この出力段を駆動す
るための論理機能を有する駆動段とを有し、前記出力段には、第１の電圧源と出力との電流経路を形
成する第１のスイッチング機能を持つ素子と、第２の電
圧源と出力との電流経路を形成する第２のスイッチング
機能を持つ素子を有し、前記第１及び第２のスイッチング機能を持つ素子は、２
つのＭＯＳトランジスタ、または、ＭＯＳトランジスタ
とバイポーラトランジスタとの組合せであり、出力振幅が少なくとも第１の電圧源と第２の電圧源のど
ちらか一方の電位になり、前記論理機能を有する駆動段には、前記第１及び第２の
スイッチング機能を持つ素子をそれぞれ駆動する第１及
び第２の駆動段を備え、前記第１及び第２の駆動段は、入力を共通としているこ
とを特徴とする半導体集積回路装置。
【請求項４】請求項１において、前記第１及び第２のス
イッチング機能を持つ素子は、NMOSトランジスタ及びＮ
ＰＮ型バイポーラトランジスタであることを特徴とする
半導体集積回路装置。
【請求項５】請求項１において、前記第１及び第２のス
イッチング機能を持つ素子は、PMOSトランジスタ及びＰ
ＮＰ型バイポーラトランジスタであることを特徴とする
半導体集積回路装置。
【請求項６】請求項１において、前記第１及び第２のス
イッチング機能を持つ素子は、NMOSトランジスタ及びＰ
ＭＯＳトランジスタであることを特徴とする半導体集積
回路装置。
【請求項７】請求項１において、前記第１及び第２の駆
動段は、入力がどちらも共通であるＣＭＯＳのＮＡＮＤ
論理，ＡＮＤ論理，ＮＯＲ論理，ＯＲ論理のいずれかを
とる回路であり、前記第１の電圧源と出力との電流経路
を形成する第１のスイッチング機能を持つ素子は、バイ
ポーラトランジスタであり、前記第２の電圧源と出力と
の電流経路を形成する第２のスイッチング機能を持つ素
子は、ＭＯＳトランジスタであることを特徴とする半導
体集積回路装置。
【請求項８】請求項１から７のいずれかにおいて、前記
出力段の出力から信号をとり前記出力段のスイッチング
機能を持つ素子の入力信号を制御する、素子または回路
の少なくとも一方をさらに備え、出力段の貫通電流を減
少させることを特徴とする半導体集積回路装置。
【請求項９】請求項１から７のいずれかにおいて、前記
出力段駆動段の出力から信号をとり前記出力段のスイッ
チング機能を持つ素子の入力信号を制御する、素子また
は回路の少なくとも一方をさらに備え、出力段の貫通電
流を減少させることを特徴とする半導体集積回路装置。
【請求項１０】請求項８および９のいずれか一方におい
て、出力に、出力保持回路を有することを特徴とする半
導体集積回路装置。
【請求項１１】請求項１において、前記第１の電圧源は
第２の電圧源より高い電圧であり、論理ゲート回路の出
力レベルは第１の電圧源と第２の電圧源との間の振幅と
なることを特徴とする半導体集積回路装置。
【請求項１２】論理ゲート回路を備えた半導体集積回路
装置において、前記論理ゲート回路は、出力段と、この出力段を駆動す
るための論理機能を有する駆動段とを有し、出力段には第１の電圧源と出力との電流経路を形成する
第１のスイッチング機能を持つ素子と、第２の電圧源と
出力との電流経路を形成する第２のスイッチング機能を
持つ素子を有し、前記出力段のスイッチング素子は、少なくとも１つがＭ
ＯＳトランジスタであり、前記出力段の出力から信号をとり前記出力段のスイッチ
ング機能を持つ素子の入力信号を制御する素子または回
路の少なくとも一方を備え、出力段の貫通電流を減少さ
せることを特徴とする半導体集積回路装置。
【請求項１３】出力段と、この出力段を駆動するための
論理機能を有する駆動段とを有し、前記出力段には、第１の電圧源と出力との電流経路を形
成する第１のスイッチング機能を持つ素子と、第２の電
圧源と出力との電流経路を形成する第２のスイッチング
機能を持つ素子を有し、前記第１及び第２のスイッチング機能を持つ素子は、少
なくとも１つがＭＯＳトランジスタであり、前記論理機能を有する駆動段には、前記第１及び第２の
スイッチング機能を持つ素子をそれぞれ駆動する第１及
び第２の駆動段を備え、前記第１及び第２の駆動段は、入力を共通とし、論理し
きい値を異ならせていることを特徴とする論理ゲート回
路。
【請求項１４】請求項１３に記載された論理ゲート回路
を用いて構成されたデコーダ回路，センス回路，出力バ
ッファ回路のうちの少なくとも１つ以上を用いて構成さ
れた、半導体メモリ。